使用串行I/O脉冲串选通的低功率串行器/解串器体系结构

摘要

公开了一种具有灵活设计的串行器/解串器，该设计允许在计算机系统之间发送数据流，在该计算机系统中通过将串行器/解串器置于待机，数据发送之间的低功率模式下，功率耗散得到了显著地减少。字数据被分帧并且连同时钟脉冲一起发出，该时钟脉冲规定了何时可以可靠地接收位。高速率，典型地，CTL逻辑用于传输线驱动器以及与时钟脉冲一起，数据字比计算机系统能够给串行器/解串器发送下一个字更快地发出。所公开的串行器/解串器给字分帧并且检测字终端，随之系统被置于待机模式。另外，串行器/解串器可以被置于主/从布局，其中从体能够被安排来使用主体的时钟以将字数据位发送回给主体。

说明书

技术领域

本发明涉及串行数据发送及接收、串行器/解串器(SerDes)，以及更特别地，涉及其中功率耗散重要的串行器/解串器。

背景技术

图1以示意框图形式说明了已知的串行器。并行数据字10与时钟14一起被载入缓冲寄存器12中。时钟14同样被供应给锁相环路(PLL)或延迟锁定环路(DLL)16，以下PLL将用来指示PLL和DLL两者。PLL产生位时钟18，该位时钟18被载入移位寄存器20中以及随后通过电缆或传输线驱动器22将移位寄存器20中的数据逐位串行移出。将数据逐位移出的位时钟18通过PLL与字内的位的位置保持同步。字时钟24通过驱动器26连同来自驱动器22的串行位一起输出。接收器将能够通过参照经由字时钟的位流来辨别串行数据流的开始及结束。通常存在把这8个数据位包围或分帧的开始位和停止位。

图2显示了对位进行解串以形成字的接收器电路。串行数据30被输入到移位寄存器32中。字时钟34被输入到PLL 36中，该PLL36产生通过PLL与字中位的位置同步的位时钟38。在该同步的同时，位时钟38适当地将位流载入移位寄存器32中。在字已经由移位寄存器32接收的时候(如由字时钟所决定的)，PLL输出了将移位寄存器32中的并行数据载入缓冲寄存器42中的时钟40。字数据44为并行形式，为在接收系统中使用做好准备。

图1和2包含保留待发送的字或刚接收的字的缓冲寄存器(12、42)。在将上一个字从缓冲寄存器移出之前，缓冲器几乎允许全部时间来发送或接收下一个字。当缓冲器保留下一个或前一个字的时候，移位寄存器(20、32)能够被载入以及数据移进或移出。完成这些任务的逻辑及时序是众所周知的。但是，如果没有使用缓冲寄存器，那么要发送的字以及所接收的字必须在位时间内移出。同样，这样的设计在本领域中是众所周知的。

图3显示了使用图1中的串行器以及图2中的解串器的完整双向系统。注意到，有进入每个串行器以及从每个解串器出来的8根数据线以及单一的时钟50。典型地，在串行器及解串器之间的数据及时钟线是每个都使用两根导体传输线的差分信号。

图3的串行器/解串器每个都包含在这样的设备中是通用的PLL，但是PLL消耗相当大的功率，是复杂的，需要长锁定时间，以及占用相当大的芯片有效面积。省去PLL将会是有利的，尤其是在没有数据要发送以及/或者接收的时候。

图4是时序图，该时序图显示了一般时间图，其示出串行发送分帧的(framed)8位数据字64。字时钟60被供应给产生同步位时钟62的PLL。字时钟60必须经常发生以足够使PLL保持锁定。数据位被载入到使用字时钟边沿的移位寄存器中。然后，移位寄存器中的数据位由位时钟62串行地移出。在图4中，由开始及停止位来分帧(frame)的8位字在位时钟62的上升或下降边沿被移出。

相似的操作应用于串行数据的接收。在这种情况下，字时钟被接收以及被应用于PLL，该PLL产生用来将数据位载入接收移位寄存器中的(与字时钟)同步的位时钟。当时钟促使数据位被发送以及被接收的时候，数据位必须是稳定的。如本领域中所知的，时间延迟被设计到此类系统中以实现这个目标。在字同步发送出去的情况下，下一个字的第一位(例如，最低的)在前一个字的最后一位(例如，最高的)之后被直接发送出去。相反，以上描述的同步传输采用了对数据位分帧的位或标识(例如，开始及停止位)。在同步及异步的两种情况中，如本领域中所众所周知的，必须得采用系统手段以准备发送器及接收器以适当地发送及接收数据。同样，系统被安排来交替地发送数据然后接收数据，而其他系统能够同时地发送和接收。前者被称为半双工而后者被称为双工。此外，系统设计者理解这种系统适当地发送及接收数据的限制及需求。

如上所述，接收系统必须能够从串行位流中辨别出数据字边界是不言自明的。

通常，传输串行数据的优势在于：连接发送及接收系统之间跑线的电缆只需要具有少许信号(如果是差分信号，则是一个数据对和一个时钟对)的输送线(以及，当然，如果是单端的，则为一个或多个回线)。相反，通过电缆并行地发送数据需要字的每一位的线驱动器以及时钟驱动器。这些并行驱动器消耗高功率并且输出产生相当大的系统噪声的高电流。

在没有使用电缆或传输线，但是并行数据在集成电路组件之间发送的应用中，那些组件上的许多引脚必须为平行数据的每个位留出来。在更新的设计中，使用64及128位，组件上的可利用引脚成为了设计限制。更大的组件、球栅阵列，以及在组件的整个底表面上提供引脚的相似组件处理了这个问题。但是，问题继续存在。可以容许这些限制的应用实质上包括所有具有复杂显示的计算系统，例如手机、台式及笔记本电脑、电子游戏机，具有片外存储器的计算系统，处理大容量存储器的任何计算系统，以及电子仪器、监视及控制设备。

图5和6示出了可以在多种不同电压之间使用逻辑电平转换器的缓冲电路，该多种不同电压由不同的逻辑系列所使用，例如TTL、低电平TTL、CMOS，以及CTL(电流开关型)逻辑系列。

图5显示了双向缓冲器70，该双向缓冲器70在A-B信号为高的时候将A(0-7)信号连接到B(0-7)信号。当B-A信号为高时，信号按相反方向行进。单一的双向缓冲电路显示在70中以及，在这种8位的情况下，其他7位的并行缓冲器由70’指示。以串行器替代这些缓冲型电路的现有技术因PLL的功率耗散及复杂性、对参考时钟的需要、PLL的锁定时间，以及所占用的芯片有效面积而不利。在所示的图5和6中，A-B及B-A信号为低真。DIR及EN-信号控制方向。在这种情况下，EN-必须是低的以允许DIR信号来确定数据流动方向。如果EN-是高的，则B-A及A-B两者都是高的并且A和B信号相互隔离。

图6显示了缓冲型电路，其中8个数据位A(0-7)由时钟控制进入D型触发器，一位如80所示。CK A-B将会把A0载入触发器81中。A0数据作为Q触发器信号来输出以及随后在A-B为高时输出到B0线上。当B-A为高时，则产生将B0发送到A0线上的相似动作。其他7位的电路由80’指示。

以与现有技术相比较少的功率耗散发送及接收串行数据将会是有利的。这在其中电能由电池供给的移动应用中尤其有效。

在相同的频率下同时发送及接收数据将会是有利的。

发明内容

本发明提供了发送或接收串行数据信号的串行器/解串器以及可以被用来识别每个位的相应的时钟。典型地，这些信号在两个差分传输线(总共为4根线)上传送，其中数据及位时钟线在功能上被连接到同一串行器/解串器。对于串行器/解串器，数据传输可以是双向的。

例如，并行数据字可以从计算系统传输到串行器/解串器，其中数据字在计算系统中被串行化并且被分帧。I/O驱动器被启用(enabled)(并且字最好作为差分信号在传输线的两个导体上发送过去。与数据位同步的相应时钟作为差分信号在另一对导体上被发送了过去。接收器可以使用该时钟以在数据位到达时于其中可靠计时。

相应时钟可以是在比发送系统所需的频率更高的频率(脉冲串模式(burst mode))下工作的位时钟。在字发送之间，可以使I/O驱动器处于低功率待机模式。I/O驱动器耗散相当多的功率来驱动传输线(与逻辑电路相比)。使驱动器及发送系统处于待机模式显著地减少了它们的功率耗散。

如上文所提出的，以脉冲串(或脉冲串模式)发送字要求接收系统来检测字边界。典型地，开始信号及停止信号对发送的数据字分帧。开始及停止的形式可以包括一个或多个位，或者位的组合或在时钟线及数据线上的信号的逻辑组合。

本发明提供了在比发送系统所需的时钟速率更高的时钟速率下作为串行数据的脉冲串来发送数据字。这允许在字发送之间减少功率。但是，示出性地，驱动传输线的I/O电路必须足够快以适应通过传输线发送的位速率。示出性地，由于转变电流通常比转变电压能导致更快的电路，因而可以使用CTL(电流型逻辑)。

在一个应用中，本发明提供了主/从配置。在此，主体给从体发送控制信息。例如主体可以安排从体发送来自与从体连接的系统的数据。从体将取回数据并且串行化及发送该数据到主体。在一个实施方案中，主体可以将其时钟发送给从体以及安排从体使用该时钟来将数据发送回给主体。这样，所接收的数据位就以与主体时钟相同的频率到达。

本领域技术人员将会意识到，尽管以下的详细描述将参考所提供的说明性实施方案、附图，以及使用方法进行，但本发明并未意指限制于这些实施方案以及使用方法。相反地，本发明是范围广泛的并且意指解释为仅在附随的权利要求书中所阐述的。

附图说明

本发明下面的描述参考了附图，其中：

图1和2是现有技术的串行器及解串器的示意框图；

图3是现有技术的双工系统的系统框图；

图4是代表性的现有技术的时序图；

图5是现有技术的定向缓冲器的示意框图；

图6是结合存储寄存器的现有技术的定向缓冲器的示意框图；

图7是实施本发明的系统的示意框图；

图8是说明本发明的串行器/解串器的示意框图；

图9A和9B是分别被用作为I/O传输线驱动器及接收器的电流型逻辑电路的实施方案的示意图；

图10是显示本发明主/从实施方案的说明性框图；

图11是示出主/从读操作的流程图；以及

图12是示出主/从写操作的流程图。

具体实施方式

图7A和7B是典型的串行器/解串器系统的框图。计算机系统102发送以及接收来自相似系统102’的数据。系统102将并行数据及控制88传送给串行器/解串器90。如果发送，串行器/解串器90将数据串行化并且引导89 I/O CKT(电路)92脱离待机以及通过传输电缆94将串行数据及时钟信号发送给I/O 92’接收器。相应的接收器串行器/解串器90’使用接收时钟将所接收的数据解串以及将并行数据传送给系统102’。

图8是示出串行器/解串器90的操作功能以及驱动两个双绞成对传输线94的I/O电路的示意框图。可以用来实现90的功能的逻辑设计、逻辑系列或微处理器是为本领域技术人员所熟知的。

在图8中，当发送的时候，串行器/解串器90采用振荡器作为用于串行器控制112以及产生字边界114的双重使用的位时钟发生器100。位时钟发生器100被设计为在比发送系统102所需的数据速率更高的数据速率的频率下。例如，如果正在为每个字发送18个位以及发送系统102输出每微妙(1兆赫频率)要发送的新字，那么位时钟频率可以至少设置为18兆赫或者每微妙18脉冲。这允许字在载入下一个字之前被发送。实际上，位时钟发生器可以被设置于更高的频率下，该频率由逻辑设计和电路以及传输电缆特性所限制。较高频率的优点是可以在数据字的发送之间使I/O CKT进入待机状态，在该状态下将耗散很小的功率。

还是参考图8，系统102通过双向数据线108、R/W(读/写)线108，以及当发送时载入并行数据以及当接收时指示并行数据的接收的选通(strobe)110与串行器/解串器90结合。另外，可以使用其他控制线，例如，设置数据流的方向，控制待机模式，复位系统等。项目90使用方向信号、脉冲串或待机控制、复位信号、串行数据及时钟输入以及串行数据及时钟输出信号与I/O驱动器92交互作用。

当系统102发送字的时候，由系统102产生的并行数据及时序线106将字数据位载入到寄存器107中。控制逻辑110可以由控制信号B开启。使项目90被调节为适合于发送或输出字。串行器控制以及串行器自身可以由来自控制逻辑110的信号A来启用(enabled)。在产生字边界114时，位时钟发生器100获得寄存器的输出并且使它串行化112。当使耐久的镀金属沉积或者熔合以产生与所预期的应用一致的最快时钟的时候，位时钟发生器优选是所连接的环形振荡器(向本身反馈的奇数串联逆变器)。由控制逻辑110及字边界发生器决定的I/O 92输出了字边界以及由字边界分帧及与在传输线94上的CK信号对应的串行数据字。

当系统90接收来自传输线94的字时，所接收字的边界边沿、数据位以及位时钟被接收并且输入到字时钟发生器116。时钟及数据信号的接收允许字边界的灵活性被设计为结合使用数据及时钟信号中的一个或两者。接收的数据字被解串118以及被载入到保持寄存器120中，该保持寄存器120能够由系统102通过控制逻辑110来读取。详细地，当字驻留在接收保持寄存器120中时，信号被提供给选通线上的系统102，指示随时可将字接收到系统102中了。系统102通过启用(enable)适当的选通122经由控制线来读取寄存器。

对于字边界，实例可以包括边沿以指出字正在从计算机并行地载入。那个边沿被检测到并且I/O被加电以及将字串行地发送出。I/O以及可能的杀毒器(sterilizer)(没有显示)在检测到字的终端或帧(frame)时被断电。字的终端可以是附加的一两位或者边沿或者时钟脉冲的组合或者随同数据线上的边沿过渡一起使用的时钟脉冲的缺少——许多用于对字分帧的其他技术在本领域中是已知的。

图9A示出了驱动传输线94的CTL电路。系统以电流晶体管逻辑(CTL)来设计，为了更高的速度，该电流晶体管逻辑转变电流而不是电压。为了发送下一字，通过使更多的电流能够快速转变，CTL从字之间的待机(低功率)状态转变到完全加电状态。此外，由于发明的串行器/解串器系统比系统发送待发送的字更快地将字发送出，本发明容许通过在数据字发送之间进入待机或低功率模式来节省功率。虽然示出了CTL逻辑，但是可以使用低电压逻辑(LVDS)或其他逻辑系列，如本领域技术人员所知的。

图9A示出了可以用于一个差分对(传输线94的数据或时钟对)的CTL驱动器。在待机模式下，当进入待机模式时，300uA的电流源由开启M1的STBY CNTL(待机控制)来激活。300uA电流被引导到PMOS对M2和M3的源极，以及随后到M4和M5的漏极。M2和M4的栅极是共用的，如同M3和M5的栅极一样。指示高或低的信号及其补码对栅极进行驱动并且M2和M4的共同漏极连接到传输电缆对226的一个导体，而M3和M5的漏极连接到该传输电缆对226的其他导体。M6和M7提供了电流的回路。

要串行化并发送的CMOS数据字或时钟信号被显示为IN 221。那个信号被输入到CMOS-差分CTL电路220，该电路220将来自串行器/解串器90的CMOS信号转换成被放置到传输线94上的CTL差分信号。

图9B是差分电缆对94的说明性接收器。在接收时，EN接收器228(来自方向控制)为真，开启M8、M9及M10以及连接电缆226导体之间的两个系列40ohm电阻器230以匹配电缆的特性阻抗。接收的电流信号经由电流镜M11/M14及M12/M13输入以由差分电路232放大。232的输出由转换器240转换  CMOS信号。

图9A和9B的电路及操作应用于数据及时钟信号两者的发送及接收。在电缆94的一端上，有驱动器200及接收器202以及在电缆94另一端上有同样的电路200’和202’。

图9A具有来自控制逻辑1 10的两个输入STBY CNTL和BURST CNTL。当BURST CNTL为真时，电流源被增加到通过M2及M3的电流上。更高的电流提供更快的驱动器操作并且耗散更多的功率。如所示，可以禁用(disable)300uA电流源，但在其他应用中更高的电流仅仅提供附加的电流而300uA将会保持常开启。另外，可以将附加电流源252提供于M7的漏极中以进一步提高操作速度。

在一个示出说明中，本发明可以按如图10所示出的主/从配置进行布局。在此，主驱动器200能够接收来自系统102的并行数据字并且将串行控制信息及数据输出给从体202’。控制信息将从体编程为按指定的方式运作。例如，主体可以引导从体去读取系统102’的数据以及将它发送给主体90。在这样的实例中，从系统90’可以使用其自身的时钟以将数据发送给主体，但是布局允许主体将其时钟传输给从体并且使从体使用主体的时钟来将数据发送回给主体。也就是，从体通过电缆94接收主体的时钟并且使用该时钟来将系统202’的数据输出回给主体。使主体接收与主体自身的时钟信号同步的数据可以是有利的。

在图10的系统中，主体或从体可能能够回转(turn around)双向的差分数据及时钟线94。如上所述，主体具有能力安排从体使得从体知道主体想要给从体发送数据或者使从体收集并发送数据给主体。主体及从体两者都具有振荡器，以及两者都具有快速CTL驱动器以及具备进入低功率待机模式，但也可快速进到全功率驱动器的能力。主体及从体中的振荡器可以独立关闭。

图11示出了其中主体读取与从体连接的系统102’的数据的流程图。图12示出了主体将用于发送给系统102’的数据写入从体。

在图11读取300中，主体启动其振荡器并且将自身设置为高功率或脉冲串模式302。然后，主体将具有字边界的控制字发送给从体304，以及主体关闭其振荡器，将数据及时钟线设置为接收并且进入低功率待机模式306。

从体开启其振荡器308，从与从体连接的系统获取要发送的数据字以及脱离待机模式310，并且将数据字发送给主体312。发送的字以字边界314标识终结，以及从体回转(turn around)其自身以接收来自等待主体318的下一条指令的主体316的数据及时钟信号。

在图12写入400中，主体获取与主体连接的系统的数据402，开启其振荡器以及脱离待机模式404。主体可以给从体发送405控制信息，提醒从体数据字的内在到达。从体开启其振荡器，以及主体将数据字发送406给解串器，该解串器将数据字传送408给与从体连接的系统。从体关闭其振荡器412以及等待主体响应。

应当理解，上述实施方案在此作为实例进行公开而它的许多变更和备选方案是可能的。因此，应当将本发明广泛地视为仅在以下所附的权力要求书中的阐述所解释的。