1.2Gbps数据通信中的串行/解串器设计

摘要

曾经传递数据最简单有效的方法就是将不同芯片之间对应的输入与输出直接相连,但如今这种做法会使芯片的引脚数极大地增加,而且芯片的封装技术发展相对滞后,这就使得高速数据通信中的接口电路——高速数据串行/解串器——越来越成为芯片设计中的重要组成部分。
　　本文所设计的串行/解串器电路采用SMIC0.18μm工艺,电源电压1.8V,串行器部分8路数据输入,输入数据速率为150Mbps,输出串行数据速率为1.2Gbps;解串器部分1路1.2Gbps串行数据输入,输出8路150Mbps并行数据。整体电路主要分为三大部分,分别是锁相环、串行器和解串器。其中锁相环根据输入时钟对其进行倍频,以提供数据输出所需要的时钟;串行器完成将8路并行数据转化为1路串行数据并输出的功能;解串器则反之,即将1路高速数据解串为8路并行数据。在锁相环的设计过程中偏重考虑低抖动设计,采用追踪范围广的鉴频鉴相器和双端输出电荷泵,配合共模反馈电路将负阻式环形压控振荡器控制电压纹波限制在较低的水平,使锁相环输出时钟眼图和串行器输出数据眼图张开度良好。串行/解串器则更多考虑去毛刺设计,采用延迟选择的数据选择器来实现。
　　完成电路设计之后,对其进行了版图设计,版图面积为500μm×490μm,经过寄生参数提取和后仿,锁相环输出时钟峰峰值抖动25ps,串行器输出数据峰峰值抖动40ps,电路性能符合要求。

目录

1.2Gbps数据通信中的 串行/解串器设计

DESIGN OF 1.2Gbps SERIALIZER/DESERIALIZER FOR DATA TRANSMISSION

摘 要

Abstract

目 录

第1章 绪 论

1.1 课题背景及研究的目的和意义

1.2国内外研究现状

1.3 本文的主要研究内容

第2章 串行/解串器的主要结构及工作原理

2.1 串行/解串器的主要结构

2.2 锁相环与串行解串器

2.3 本章小结

第3章 串行/解串器的电路设计及仿真

3.1 系统结构

3.2 锁相环电路设计及仿真

3.3 串行器解串器电路设计及整体仿真

3.4 本章小结

第4章 串行/解串器的版图设计及后仿真

4.1 子电路版图设计

4.2 整体电路版图设计

4.3 整体电路后仿真

4.4 本章小结

结 论

参考文献

攻读硕士学位期间发表的论文及其它成果

哈尔滨工业大学学位论文原创性声明及使用授权说明

致 谢

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