公开/公告号CN101621198A
专利类型发明专利
公开/公告日2010-01-06
原文格式PDF
申请/专利权人 无锡市晶源微电子有限公司;
申请/专利号CN200910032617.0
申请日2009-06-29
分类号H02H9/00;
代理机构南京经纬专利商标代理有限公司;
代理人叶连生
地址 214028 江苏省无锡市国家高新技术产业开发区106-C地块A幢209室
入库时间 2023-12-17 23:18:41
法律状态公告日
法律状态信息
法律状态
2022-12-23
专利权人的姓名或者名称、地址的变更 IPC(主分类):H01L23/60 专利号:ZL2009100326170 变更事项:专利权人 变更前:无锡市晶源微电子有限公司 变更后:无锡市晶源微电子股份有限公司 变更事项:地址 变更前:214028 江苏省无锡市国家高新技术产业开发区106-C地块A幢209室 变更后:214000 江苏省无锡市新吴区锡锦路5号
专利权人的姓名或者名称、地址的变更
2011-05-18
授权
授权
2010-03-03
实质审查的生效
实质审查的生效
2010-01-06
公开
公开
技术领域
本发明是一种为集成电路内部提供有效的ESD静电保护的ESD保护电路,属于半导体制作技术领域。
背景技术
静电放电ESD(ElectrostaticDischarge)是当今集成电路中最重要的可靠性问题之一。随着集成电路制造技术的发展,特征尺寸的不断缩小,抗静电的能力越来越弱,但在微电子制造和使用的环境中,器件遭受ESD的机会却越来越多,这使得ESD对集成电路的影响也越来越大,ESD损伤成为新工艺上关注的焦点。
ESD现象主要能对电子器件造成以下的损坏:在半导体器件中由于介质击穿而导致氧化物薄膜破裂;由于EOS(electrical overstress)引起过热导致金属导线熔化;由于寄生的PNPN结构而导致CMOS器件闭锁;使元器件结构中产生潜藏的缺陷,它们并不立即失效但会引起断续的故障以及长期可靠性问题,这种损伤非常微弱,不易发现,即潜在损伤。集成电路工业由ESD导致的损失是一个非常严重的问题。为此,国际上对ESD作了很多的研究,并提出了相关的机理和模型。
对ESD损伤的防护手段可以分为两个方面:一方面是外部因素,即改善器件和电路的生产、工作、存储环境和规范;另一方面是内部因素,即提高片内ESD保护电路的性能,这方面也是目前提高集成电路抗ESD性能的主要手段,也是最有效的手段。一个好的片内保护电路应该能够可以抵抗多次ESD应力;还应该具有足够快的开启速度以及低的开启电阻,以保证在ESD事件发生时,能够快速的将电压钳位,使得相应的被保护电路不受损伤。此外,保护电路还应该具有独立性,在被保护电路工作时,保护电路应该是高阻状态,不影响被保护内部电路的正常工作。
为了提高片内ESD保护电路的性能,目前各集成电路设计和制造者采用的ESD保护电路有很多种,但是所起到ESD保护效果却有好有坏,如何做出一种好的ESD保护电路,提高集成电路抗ESD性能,成为目前研究ESD保护的重点。本专利正是从这一基本出发点开始,打破传统的简单的ESD保护电路的局限,既从结构上对ESD保护电路进行改进,而且从版图布局、设计规则上加以考虑,但工艺制作流程却又同常规的BICMOS工艺基本一致,这样既能保证集成电路有较好的ESD保护能力,又不至于使工艺复杂化,这样既提高了电路的可靠性能,而又不会增加成本,提高了电路的竞争力。
图1为传统上的ESD保护电路的结构图。这是一种比较简单的电源和地的ESD保护电路,它通过二极管形成电源和地之间的保护器件。其工作原理是:当电源对地有一负向的ESD脉冲时,此二极管正向导通泄放ESD电流;当电源相对地有一正向ESD脉冲时,二极管反向击穿将电压钳制在一定的电位并泄放过量的ESD电流。以二极管形成的这种保护电路结构简单,几乎不占面积(可以通过寄生的PN结形成二极管),其缺点是二极管的各项参数受到工艺参数的限制,反向击穿电压不能控制而且当电源VDD上加相对于地ESD的正向脉冲时,二极管反向击穿处于不安全的工作模式,容易发生热击穿,导致二极管短路或断路而引起芯片失效。常规BICMOS的工艺制作流程如下:
(1).N+埋层,
(2).外延生长,
(3).N阱、P阱,
(4).场注、场氧化,
(5).深磷,
(6).多晶电阻,
(7).栅氧化、栅注入,
(8).基区,
(9).多晶发射极、退火,
(10).N S/D,
(11).P S/D,
(12).孔,
(13).一铝,
(14).通孔,
(15).二铝,
(16).压点。
发明内容
技术问题:本发明的目的是提供一种有效的静电放电静电保护电路,为了提高集成电路内部的抗ESD能力,提高电路的可靠性,采用了两种ESD保护结构分别来保护双极部分和CMOS部分。从ESD保护电路的结构和版图布局、设计规则等方面来进行改进,而工艺制作流程基本和常规BICMOS工艺相同,从而达到既能提高集成电路的ESD静电防护能力,又不使工艺复杂化,避免增加成本,提高了品竞争力。
技术方案:本发明的一种有效的静电放电静电保护电路分为CMOS部分的保护电路和双极部分的保护电路;用于CMOS保护电路时,第一NMOS管、第二NMOS管串联连接,即:第一NMOS管的源极接第一电源,第一NMOS管的漏极接第二NMOS管的源极,第二NMOS管的漏极接第二电源;第一NMOS管的栅极接被保护的集成电路CMOS部分的管脚并通过限流电阻接CMOS内部电路;第二NMOS管的栅极接第二电源。
ESD保护电路用于双极部分保护电路时,保护电阻与二极管串联连接,即:二极管的正极接保护电阻和三极管的基极,二极管的负极接被保护的集成电路双极部分的管脚和第二限流电阻,保护电阻的另一端接地;三极管的发射极接地,三极管的集电极极接。
基本工作原理:
MOS保护电路:
如图4所示,当PIN到地有一个正脉冲时,正脉冲(ESD)加在NMOS管漏-衬底结上(N+~Psub),该结反偏,器件进入高阻抗状态,直到达到雪崩击穿(一次击穿)电压为止。由于处于高场状态,在耗尽区会产生电子空穴对,电子被漏接触电极收集,而空穴被衬底接触电极收集。这样,相对于接地的源结,衬底的局部电势不断增加。当局部电势增加到足以使源极~衬底结正偏时,电子就从源区注入漏。此时,NMOS管内部的寄生双极NPN结构开启。一旦双极结构开启,电压就从最大值VT1下降到最小值,达到维持电压后,所加电流就由寄生双极结构维持,即瞬间崩溃(Snap back)传导模式。而PIN脚到内部电路之间的电阻主要起到限流的作用,使脉冲尽可能的由保护电路来泄放,从而避免脉冲对内部电路造成损伤,导致电路失效。
同理当电源到PIN有一个正向脉冲时,正脉冲(ESD)加在NMOS管的漏-衬底结上(P+~NWELL)结上,改结在雪崩击穿以后导致内部寄生NPN管开启,达到维持电压。从而达到ESD泄放的效果,保护了内部电路。
双极保护电路:
如图三所示,当PIN到地之间有一个正脉冲(ESD)时,首先保护电路中的VZ管开启,脉冲通过VZ管和地,当通过电阻的电流达到一定程度时,导致电阻上的压降足够使得NPN管开启;一旦NPN管开启,电压下降直到维持电压,此时,所加电流由NPN管来维持,即瞬间崩溃(Snap back)传导模式。而PIN脚到内部电路之间的电阻主要起到限流的作用,使脉冲尽可能的由保护电路来泄放,从而避免脉冲对内部电路造成损伤,导致电路失效。
有益效果:通过设计新的ESD保护电路,结合版图结构和设计规则,并在工艺上能与常规BICMOS工艺相兼容,能够达到对电路进行有效的ESD保护。在此保护电路的情况下,ESD机器模式:双极和MOS部分均能够达到400V以上的水平,提高了路的ESD防护能力,提高电路的可靠性能,从而大幅度提高电路的竞争能力。
附图说明
图1是普通二极管ESD保护结构图。
图2是改进型CMOS部分ESD保护电路的结构图。
图3是改进型双极部分ESD保护电路的结构图。
图4是NMOS管保护原理图。
具体实施方式
本发明的有效的静电放电静电保护电路分为CMOS部分的保护电路和双极部分的保护电路;用于CMOS保护电路时,第一NMOS管N1、第二NMOS管N2串联连接,即:第一NMOS管N1的源极接第一电源VDD,第一NMOS管N1的漏极接第二NMOS管N2的源极,第二NMOS管N2的漏极接第二电源VSS;第一NMOS管N1的栅极接被保护的集成电路CMOS部分的管脚,即静电输入端ESD---PIN(如收音机电路、音频功放电路等CMOS部分的管脚,如音频输入、输出等)并通过限流电阻R1接CMOS内部电路;第二NMOS管N2的栅极接第二电源VSS。
ESD保护电路用于双极部分保护电路时,保护电阻R3与二极管D1串联连接,即:二极管D1的正极接保护电阻R3和三极管Q1的基极,二极管D1的负极接被保护的集成电路双极部分的管脚,即静电输入端ESD---PIN(如收音机电路、音频功放电路等CMOS部分的管脚,如音频输入、输出等)和第二限流电阻R2,保护电阻R3的另一端接地GND;三极管Q1的发射极接地GND,三极管Q1的集电极极接。版图结构及设计规则:
A.ESD保护电路的NMOS管的漏端孔到栅的间距要比普通NMOS管的间距大3~4um左右,以提高保护管的能力;同理,NPN管的集电极到隔离、基区的间距比普通NPN管也要适当放宽(约3~4um),提高保护管的能力;而同PIN脚相连的内部电路的器件规则也要相应放宽,以提高ESD防护能力。
B.为了使得电路的ESD防护能力足够强,ESD保护电路本省的能力要足够强,也就是说ESD保护器件的面积要有足够大,本电路采用的NMOS管的宽为400,有多条梳妆结构组成;NPN管的发射区由多个相同的单元组成,Se总面积为400um2左右。
在此保护电路的情况下,ESD机器模式:双极和MOS部分均能够达到400V的水平。
器件参数:
ESD保护电路既要有足够的ESD保护能力,同时在电路工作的时候,ESD保护电路要保持高阻特性,不能影响电阻的正常工作,因此ESD保护电路的器件参数要设置合理:
1.工作电压5V:NMOS管的击穿电压和内部电路的NMOS管的可以相同(约为11~15V左右),即纵向结构和层次同普通NMOS管,组不过在设计规则上放宽;NPN管的纵向结构和层次同普通NPN管(11~15V),VZ管的大小最好控制在7~9V。
2.工作电压10V:NMOS管的击穿电压和内部电路的NMOS管的可以相同(约为20V左右),即纵向结构和层次同普通NMOS管,组不过在设计规则上放宽;NPN管的纵向结构和层次同普通NPN管(20V),VZ管的大小最好控制在13~15V。
3.工作电压15V:NMOS管的击穿电压和内部电路的NMOS管的可以相同(约为30V左右),即纵向结构和层次同普通NMOS管,组不过在设计规则上放宽;NPN管的纵向结构和层次同普通NPN管(30V),VZ管的大小最好控制在20~24V。
该ESD保护电路的工艺具体实施方式如下:
(1).N+埋层:注入70KEV 1.8E15Sb;推进
(2).外延生长:1.6μm 0.8Ω·CM;
(3).N阱:注入150KEV 6.6E12P;
(4).P阱:注入50KEV 2E12B;
(5).场注、场氧化:注入80KEV 6E13BF2;氧化
(6).深磷:注入80KEV 1.4E15P;
(7).多晶:多晶
(8).栅氧化、栅注入:氧化注入30KEV 1.9E12B;
(9).基区:注入35KEV 1.9E12B;
(10).多晶发射极、退火:注入50KEV 1.15E16AS,退火
(11).N S/D:注入70KEV 6E15AS;
(12).P S/D:注入80KEV 4.3E15BF2;
(13).孔:接触孔刻蚀SIO2;
(14).一铝:Ti+5.5K AlSiCu+TiN;
(15).通孔:通孔(金属之间的连接孔)刻蚀SIO2;
(16).二铝:Ti+8K AlSiCu+TiN;
(17).压点:
机译: 静电放电保护电路,静电放电保护电路的操作控制方法,使用静电放电保护电路的开关调节器以及用于开关调节器的静电放电保护方法
机译: 静电放电保护元件和电路,静电放电保护电路设计系统以及静电放电保护电路设计方法和程序
机译: 半导体集成电路的静电放电保护装置,使用该制造方法的静电放电保护电路以及静电放电保护装置