片上网络串音干扰消除及提高传输速度的方法与电路

摘要

本发明提出了一种片上网络串音干扰消除及提高传输速度的方法和电路，方法根据与被干扰信号线与紧邻的两条信号线上信号的变化动态调整被干扰信号线的判决门限，从而减少串音干扰的影响，提高信号传递的可靠性和传输速度。电路由反馈电路单元和可控门限判决单元(可变门限反相器)组成，实现简单，且占用的硬件资源少。

说明书

技术领域

本发明属于集成电路中片上网络设计领域，特别涉及到片上网络设计中网络信息可靠性传输技术或方法。

背景技术

随着集成电路技术的飞速发展，越来越多的晶体管和模块被集成到一个芯片上，使得单个集成电路芯片可以完成一个复杂系统的全部功能，因此出现了片上系统(System on Chip，SoC)技术。SoC技术目前主要应用于多媒体个人处理终端、移动通信终端、移动多媒体终端、航空电子、汽车电子、数字电视等系统和设备中。另一方面，现代信息越来越大，信息处理终端和设备所担负的算术计算、逻辑功能的复杂度也越来越大，需要将越来越多的处理单元(如IP核)集成到SoC中。传统的基于总线结构，在可扩展性、功耗、数据处理效率等方面已经不能满足SoC处理单元间数据交换的的要求。作为SoC未来片上系统通信方法的片上网络(Network-on-Chip，NoC)的于1999年被提出。

以3×3Mash结构为例片上网络结构图如图1所示，片上网络由数据交换模块1、处理模块2和单元间信息传输模块3构成。数据交换模块1通过单元间信息传输模块3与处理模块2进行双向的数据传递；数据交换模块1同时通过单元间信息传输模块3与其它数据交换模块进行双向数据交换。

片上网络的单元间信息传输结构组成如图2所示，由发送电路单元4，片上互联线组5、接收电路单元6组成。片上互联线组5为发送和接收单元提供电信号传递的物理通道，它由集成电路中一组并行的金属互联线构成。发送电路单元4负责对发送的“0”、“1”电信号进行必要的处理，如驱动等，以满足电信号在互联线组上的传递。接收电路单元6负责对互联线组上的电信号进行判决以恢复出“0”、“1”电信号。图2的结构可以提供单向信息传递，如果收发模块中都放置发送电路单元4和接收电路单元6，发送电路单元4和接收电路单元6用两组片上互联线组5进行连接就可以为收发模块间提供双向信息传输。为了便于说明，本申请中都采用图2所示的信息传输模块进行分析和介绍。

集成电路的最主要的性能指标是集成度、功耗、处理速度及可靠性，但是这些指标往往是相互制约的。比如在现有的技术条件下，集成度越高，功耗就越高，其可靠性就越差。

目前有关解决功耗、提高可靠性和传输速度的方法和/或技术都是在传输信息增加冗余的处理方法，典型的采用编码方法：

一、低功耗编码(Low Power Coding，LPC)方法可以满足低功耗要求；

二、串扰削除编码(Crosstalk Avoidence Coding，CAC)方法可以提高速和可靠性性能要；

三、纠错编码(Error Correction Coding，ECC)方法可以解决信号传输间的可靠性问题；

四、LPC+CAC+ECC编码结构方法可以提高处理速率和可靠性。

以上方法都是单一地局部地提高某一种性能，如功耗、传输速度、可靠性等。但是这些方法会造成其它重要性能指标的下降(或者说是在牺牲其它性能指标为代价的)，比如低功耗编码方法，它可以降低功耗，但同时也降低了传输速度，且并不能解决集成度高的干扰问题或可靠性问题；纠错编码方法提高信号传输的可靠性，但影响了信息传输速度；LPC+CAC+ECC编码结构方法可以同时提高处理速率和可靠性，但不能满足低功耗和小面积的要求。

在亚微米和深亚微米集成电路中，影响片上网络信号传输性能的实质是：片上网络并行的互联线组5在集成电路中往往是平行布置的，这些平行的金属互联线之间的耦合电容会随着线间的距离缩小而增大，当一条金属线上有电信号跃变时(如从“0”变化为“1”或从“1”变化为“0”)，则在该金属线旁边的金属线上会产生耦合的干扰信号，即对旁边的金属线上传输的信号产生干扰，这就是集成电路中的串音干扰。显然紧邻的金属线间的串音干扰最强。例如图2所示，当互联线组5中的三连线5a、5b、5c上传输的数据从1、1、1变化到0、1、0或者从0、0、0变化到1、0、1时，片上连线5b上产生的噪声最大，可靠性最差；当连线5a、5b、5c上传输的数据从1、0、1变化到0、1、0或者从0、1、0变化到1、0、1时，片上连线5b上产生的延迟最大，速度最慢。针对以上问题，本发明了提出了片上网络串音干扰消除及提高传输速度的均衡方法以及电路单元。

为了便于描述本发明，在此继续对现有片上网络的接收过程以及实际电路进行详细的介绍：接收过程的最前面是一个对输入信号作出“0”或“1”的判决处理过程，实现判决过程的反相判决电路单元如图3所示，由一个P沟道场效应管7和一个N沟道场效应管8组成，输入信号(被判决的信号)分别同时输入到两个场效应管的栅极，两个场效应管的源极连接在一起作为判决后的输出。

本发明的内容为：

根据被干扰的信号线2b紧邻的两条信号线2a和2c上信号的变化动态调整被干扰信号线2b的判决门限(即均衡)，从而减少串音干扰的影响，提高信号传递的可靠性和传输速度。

实现该发明的具体方法为：对片上网络的现有结构上的每根互联线的接收端的反相判决器进行改造，改造的方法为：加入一个反馈电路单元，并用一个可控门限判决单元代替现有的反相判决器，所述的原有的反相判决器如图3所示，所述的反馈电路单元有两个输入信号和一个输出信号，所述的两个输入信号分别来自于紧邻的两根互联线上的接收单元判决后的信号，所述的反馈电路的输出信号作为门限调节信号输入到可控门限判决单元，从而调节判决门限。

本发明效果为：

由于通过反馈电路对临近互连线上信号的变化进行了判决分析，并以该判决的结果(是否出现强烈串音干扰)来控制判决门限，因此这种调节判决门限方法的判决过程就限消除了临近互连线上信号变化产生的耦合信号所引起的串音干扰，从而提高了片上网络的传输速率等性能。并且下面的一实施例会显示，这种方法实现简单，且占用的硬件资源少。

基于本项目发明的设计思想，可以完成基于CMOS、NMOS、PMOS、BiCMOS等工艺设计的NoC数据传输模块设计与实现；可以完成高性能FPGA中可配置逻辑模块间互联网络的设计与实现；可以完成总线形式SoC中总线结构及数据传输模块的设计与实现；可以完成高性能印刷电路板上各集成电路间数字信号的传输设计与实现。且用CMOS工艺实现的电路结构，很容易转换成用NMOS、PMOS、BiCMOS等工艺实现。

附图说明

图1是现有片上网络示意图

图2是图1中传输线路组成以及传输环境示意图

图3是图2中接收部分中一条互连线上的接收判决单元电路图

图4是本发明的用CMOS工艺实施的一个实施例的电路图

1是数据交换模块，2是处理模块，3是单元间信息传输模块，4是发送电路单元，5是互联线组，5a、5b以及5c是互连线组5中以5b为中心的3条紧邻线，6是接收电路单元，7是p沟道场效应管、8是N沟道场效应管，9是本发明实施例中的可控门限判决单元，10是本发明实施例中的反馈电路单元，11是增加的P沟道场效应管、12是增加的N沟道场效应管、13是反馈电路单元10中的低输入有效与门甲，14是反馈电路单元10中的低输入有效或门乙。

实施例：

电路实现的实施例如图4，是由CMOS工艺实现的，其中的可控门限判决单元9是在现有的反相判决器(图3所示)的基础上，增加一个P沟道场效应管11和一个N沟道场效应管12，然后将P沟道场效应管7的源极和N沟道场效应管8的漏极之间的连接点断开，再将增加的N沟道场效应管12的源极与原来的N沟道场效应管8的漏极连接，将增加的P沟道场效应管11的漏极与原来的P沟道场效应管7的源极连接，将增加P沟道场效应管11的源极与增加N沟道场效应管12的漏极连接在一起作为判决信号的输出端；反馈电路单元10由一个低输入有效与门13和一个低输入有效或门14组成，所述的低输入有效或门14和低输入有效与门13之间没有直接相连，所述的低输入有效或门14和与低输入有效与门13的两个输入信号都分别是紧邻的两条互连线上的判决后输出信号，其中与低输入有效与门13的输出端接到增加的P沟道场效应管11的栅极，低输入有效或门14的输出端14接入增加的P沟道场效应管12的栅极。

需要说明的是：片上网络中每根互连线的接收端都具有发明中的电路，这样就消除了除了片上的每根互连线中的串音干扰，并提高了整个片上网络的传输速率，从而提高了片上网络的性能。

其它实施例：按照CMOS工艺实现的电路结构，用NMOS、PMOS或BiCMOS等工艺实现。由于对于本领域内的一般技术人员来所说，将CMOS工艺的电路换装成NMOS、PMOS或BiCMOS等工艺电路是公知技术，所以，不再详述用NMOS、PMOS或BiCMOS等工艺实现的电路。

实施例中的电路的工作原理如下：

根据串音干扰形成机理，当图4电路所在的互连线以及该互连线两侧紧邻的互连线上前一次输出是0、1、1(其中图4所在的互连线上输出的是0)或者1、1、1(其中图4电路所在的互连线上输出的是1)，图4电路所在的互连线所形成串音干扰为一个正向干扰信号，反相判决器的门限电压上升为V_th⁺，以对抗该串音干扰；或当图4电路所在的互连线以及该互连线两侧紧邻的互连线上前一次输出是1、0、0(其中图4电路所在的互连线上输出的是1)或者0、0、0，图4电路(其中图4所在的互连线上输出的是0)所在的互连线所形成的串音干扰为一个负向干扰信号，反相判决器的门限电压下降上升为V_th^-，以对抗该串音干扰。以此方法完成对对串音干扰有效的消除。其他情况下串音干扰很小，均衡器的门限电压为正常状态，V_th⁰。就这样，当前一个输出为0、0、0或者0、1、0时，P＝VDD，否则P＝GND；当前一个输出为1、0、1或者1、1、1时，N＝GND，否则N＝VDD。于是有：

P＝OUT1·OUT2.                                         (1)

N＝OUT1+OUT2.                                          (2)

图中OUT1和OUT2是两条紧邻线的输出。

当P＝GND和N＝VDD时，判决门限电压是V_th⁰，也就是反相判决器的正常门限电压模式。当P＝GND和N＝GND时，下拉路径被关闭，门限电压增加至V_th⁺.这是反相器的增加门限电压模式。当P＝VDD和N＝VDD时，上拉路径被关闭，门限电压下降为V_th^-.这是反相器的降低门限电压模式。可变门限反相器中的弱反相器用来保证反相器的输出不会漂移。MOS管MP1，MP2，MN1，和MN2相对大小决定了V_th⁺和V_th^-的值。

在电路设计中必须要求：控制逻辑门电路的延迟要大于IN-to-OUT的延迟，以使得OUT点的充放电在P和N变化之前完成。在均衡的链接中，非边缘的连接线使用均衡器作为接收器，而在边缘的连接线使用CMOS的反相器。这是因为边缘的连接线，只有一个相邻连线，经受很小的串扰影响。