基于IEEE－1394串行总线的多轴运动控制卡

摘要

一种数控技术领域的基于IEEE－1394串行总线的多轴运动控制卡，本发明包括：IEEE－1394串行通信接口模块，DSP模块，FPGA模块，差动接收模块，DA和运算放大模块，光电隔离模块，电源和时钟模块以及辅助模块，其中，DSP模块接收IEEE－1394串行通信接口模块传来的运动控制信息，将产生的多轴电机脉冲指令传输到FPGA模块；FPGA模块将多轴电机脉冲指令进行存储、分频处理后输出到DA和运算放大模块，完成数模转化和运算放大处理，进而控制多轴电机运行。本发明减少了控制卡元器件的数量，缩小了板卡的体积，提高了系统的柔性和扩展性，满足了数控技术领域中多轴的实时、高速、高精控制。

说明书

技术领域

本发明涉及的是一种数控技术领域的运动控制卡，具体是一种基于IEEE-1394串行总线的多轴运动控制卡。

背景技术

在数控技术领域中，运动控制卡是数字化制造的核心部件。如今，基于现场总线的“PC+运动控制卡”的模式被广泛采用于中高档数控系统中，这种模式充分将现场总线的高速传输能力，PC机的开放式和运动控制卡的运动轨迹控制能力有机的结合在一起，具有信息处理能力强，开放程度高，轨迹控制精确，通用性好的特点。因而具有多轴同步协调运动控制与复杂轨迹规划，实时插补，伺服滤波算法的总线型运动控制器在被广泛应用与数字化制造领域。

经过对现有技术文献的检索发现，中国申请号为200410017112.4，公开号为CN1564095A，名称为“基于RS-232串行总线的多轴运动控制卡”的专利，给出了一种由单片机和RS-232总线的运动控制卡。但该发明中，单片机运算和数据处理能力和片上资源有限，不能很好的满足高性能伺服控制算法、实施插补对速度和资源使用的要求；RS-232为低速的串行总线，不能很好的满足高档数控领域对速度、可靠性和实时性的要求。

发明内容

本发明的目的在于克服现有技术中的不足，提供一种基于IEEE-1394串行总线的多轴运动控制卡，使其结合IEEE-1394总线的特性保证实时和同步通信，充分发挥DSP(Digital Signal Processing，数字信号处理)高速运算能力完成实时插补，速度规划和开、闭环控制，利用FPGA(Field—Programmable GateArray，现场可编程门阵列)并行处理的机制解决复杂逻辑电路的集成和重配置。

本发明是通过如下技术方案实现的，本发明包括：IEEE-1394串行通信接口模块，DSP模块，FPGA模块，差动接收模块，DA和运算放大模块，光电隔离模块，电源和时钟模块以及辅助模块，其中：

IEEE-1394串行通信接口模块通过IEEE-1394总线接收PC机的运动控制信息，完成数据的解包、校验、存储等功能，再将控制信息传输到DSP模块作进一步处理；

DSP模块接收IEEE-1394串行通信接口模块传送过来的上层运动控制信息，完成数据解析和伺服控制，将处理过的反馈信息回发到IEEE-1394串行通信接口模块；并将产生的多轴电机脉冲指令和自定义输出信号传输到FPGA模块。

FPGA模块一方面接收差动接收模块处理过的光电编码器反馈信号，进行倍频、鉴相等处理，采集光电隔离模块输出的Home(原点)信号、限位开关等自定义输入信号，并将处理过的反馈信号和自定义输入信号传输到DSP模块；另一方面接收DSP模块的多轴电机脉冲指令，存储、分频处理后输出到DA和运算放大模块，并将DSP模块输出的自定义输出信号处理后传输到光电隔离模块；

差动接收模块接收外部伺服驱动器模块反馈的光电编码器差动信号，并将差动接收的光电编码器反馈信号传输到FPGA模块；差动接收模块是由专用差动线性接收器芯片组成的。

DA和运算放大模块接收FPGA模块传送来的多轴电机脉冲指令，经数模转换和运算放大后驱动外部伺服驱动器模块控制电机运行；

光电隔离模块从外部输入接口接收自定义输入信号，经光电隔离后传输到FPGA模块，并将FPGA模块输出的自定义输出信号隔离后输出到外部输出接口；

辅助模块接收电源和时钟模块的电源信号进行电源检测，接收来自DSP模块和FPGA模块的控制信号线和地址线，并将复位信号传输给DSP模块和FPGA模块；

电源和时钟模块为本发明的IEEE-1394串行通信接口模块、DSP模块、FPGA模块、差动接收模块、DA和运算放大模块、光电隔离模块、辅助模块提供稳定的电压和功率，以及统一的系统时钟。其中，电源包括+12V，-12V，+5V，+3.3V，+1.8V和+1.2V；系统时钟为DSP模块和FPGA模块正常工作提供时钟基准，采用一块30MHz的石英晶振器，最大提供150MHz的时钟频率。

所述的IEEE-1394串行通信接口模块，具体包括：两路IEEE-1394总线接口和IEEE-1394芯片，其中：两路IEEE-1394总线接口实现半双工通信，一条通路接收上位机的控制命令信息，或转发命令信息到下一结点，另一条通路反馈电机信息给上位机，或转发下一级结点的电机信息到上一级结点；所述IEEE-1394芯片，是指符合IEEE-1394国际标准的专用连接芯片，负责与上位机通过IEEE-1394总线进行通信，完成IEEE-1394总线协议的物理层和数据层协议，并在模块中实现高速、实时的同步通信协议，设定中断响应模式，建立组态、监控网络机制，保证单节点或多节点通信中数据传输的可靠性、同步性和高速性；

所述的DSP模块为伺服控制模块，具有丰富的数据、信号处理功能和片上资源，具体包括：1394控制器单元，伺服控制器单元，McBSP(Mutil-channelBuffered Serial Port，多通道缓冲串行口)单元，AD单元和内存映射单元，其中：1394控制器单元读取来自IEEE-1394串行通信接口模块的上层运动控制信息，经过数据解码后传输到伺服控制器单元，另一方面接收伺服控制器单元处理后的反馈信息；AD单元接收外部模拟信号进行模数转换后输出到伺服控制器单元，内存映射单元通过内存映射机制读取FPGA模块的运动反馈信息到伺服控制单元；伺服控制器单元接收1394控制器单元解码后的运动控制信息、内存映射单元的反馈信息和AD单元的数字信息，完成伺服闭环，同时将闭环产生的电机脉冲指令输出到McBSP单元；McBSP单元接收伺服控制单元产生的电机脉冲指令，经处理后输出到FPGA模块。

所述的FPGA模块为硬件可编程处理器模块，拥有丰富的电路逻辑和并行处理能力，具体包括：内存映射单元，硬件采样单元，DA预处理单元和I/O(输入输出)处理单元，其中，硬件采样单元接收差动接收模块处理过的光电编码器信号和I/O处理单元传来的自定义输入信号，进行倍频、鉴相、采集等处理后，输出到内存映射单元；内存映射单元接收硬件采样单元处理后的反馈信号，将反馈信号传输到DSP模块；DA预处理单元接收内存映射单元的电机脉冲指令，完成存储和预处理功能后，将电机脉冲指令输出到DA和运算放大模块；I/O处理单元接收自定义输入信号后传输到硬件采样单元，并将内存映射单元传来的自定义输出信号传输到光电隔离模块的输出接口。

所述的DA和运算放大模块，具体包括：DA电路和运算放大器，其中：通过DA电路完成数字信号到模拟信号的转换的-1V～+1V，通过运算放大器提供通用伺服驱动器适合的模拟电压范围-10V～+10V；

所述的光电隔离模块由光电隔离器芯片组成，实现所发明的运动控制卡与外部电路和接口的信号隔离；

所述的辅助模块实现系统检测，内存扩展，复位和仿真调试，具体包括，看门狗和复位电路单元，存储信息单元以及JTAG(Joint Test Action Group，联合测试工作组)单元，其中：

看门狗和复位电路单元接收电源和时钟模块的电源信号，通过看门狗电路负责电源和时钟模块电源工作是否正常，在系统故障时复位电路单元的复位信号输出到FPGA模块，DSP模块和存储信息单元，实现对DSP模块，FPGA模块和存储信息单元进行复位清零；

存储信息单元实现存储信息单元的数据线，地址线和控制信号线与DSP模块和FPGA模块的互联，接收来自DSP模块和FPGA模块的控制信号线和地址线，来判断将数据信息通过数据线写入存储信息单元还是读出，实现对DSP模块和FPGA模块的程序、数据空间的扩展，包括FALSH存储DSP模块的系统程序，SRAM(Static Random Access Memory，静态随机存储器)存储DSP模块的数据信息，配置ROM存储FPGA模块的系统程序，SDRAM(Dynamic Random Access Memory，同步动态随机存取存储器)作为备用，存储FPGA模块的数据采集信息，以及接收看门狗和复位电路单元的内存清零命令；

JTAG单元符合IEEE1149.1标准，为边界扫描接口，该扫描接口分别与DSP模块和FPGA模块的调试管脚相连，借助上位机和专用的开发软件，实现DSP模块和FPGA模块实时在线调试、仿真电路，实现PC机对模块单元内部寄存器或空间存取和监控；

所述的DSP模块的1394控制器单元，配合伺服控制器单元和IEEE-1394总线接口建立运动控制卡的定时/事件触发的通信机制，完成对IEEE-1394芯片的初始化工作、中断响应机制和实时数据存取；

所述的DSP模块的伺服控制器单元，实现高速、高精控制的关键，负责运动控制核心程序，实现对电机的高性能控制，具体包括实时轨迹插补，速度规划和开、闭环控制；

所述的内存映射单元为DSP模块与FPGA模块的信息交互的机制，在FPGA模块内存映射单元中设计基于地址和控制信号的译码电路，DSP模块根据定义的映射机制实现对FPGA模块内部存储区域，寄存器或缓冲锁存器的访问，通过所述的机制完全将FPGA和DSP两大核心模块有效“隔离”，成功实现模块化设计思路；

所述的硬件采样单元采用FPGA的丰富逻辑电路和硬件快速处理的功能，包括：对编码器信号的高速采样、倍频和鉴相，实现采样频率达到纳秒级，完成对机床原点、限位开关等开关量信号的实时捕获；同时与扩展的SDRAM配合使用，可以完成数据采集卡的功能；

所述I/O处理单元，包括28路输入信号和28路输出信号，负责处理运动控制中的电机专用信号、开关量信号或机床I/O信号，56路开关信号通过FPGA内部逻辑电路设计实现，省去了常规电路设计中缓冲器和锁存器的大量使用，为隔离板卡与外部数据的信号耦合，所述的I/O处理单元数字信号与外部的接口均通过光电隔离模块光电耦合器隔离；

本发明工作时，上位机首先进行IEEE-1394总线的电气连接、组态和通讯时间测试，遍历通信网络中总线节点的数量，并建立遍历表以备控制板卡读取各自的组态信息；控制电机运行时，运动控制信息通过IEEE-1394串行通信接口模块的电气连接，接收上位机命令，根据定义的总线通信协议，命令信息存储到IEEE-1394芯片，通过事件中断触发的机制通知1394控制器单元，1394控制器单元根据组态信息表信息与总线上其他控制卡完成同步，同步校准后运动信息输送到伺服控制器单元，伺服控制器单元根据命令信息调用相应的伺服控制模块产生电机运动的脉冲控制信息，脉冲控制指令经由DSP模块的McBSP单元利用内存映射机制将控制指令传输到FPGA模块的DA模块的预处理单元进行多轴分频等处理工作，经FPGA模块的DA预处理单元处理后，脉冲控制指令再经过DA模块的数模转化和运算放大处理输出到通用的伺服驱动器单元控制多轴电机运行；另一通路，反应电机的实际执行情况的光电编码器信号通过差动接收模块反馈通路到硬件采样单元完成采样，并通过内存映射机制供伺服控制器单元执行闭环校准；与此同时1394控制器会将电机的实际运行信息通过总线通信协议传输到IEEE-1394总线接口模块并上传到上位机供用户界面实时显示。由上述过程中可见，本发明中各模块分工明确，协同工作，充分体现了模块化设计的思路。

本发明与现有的技术相比，具有以下有益效果：

(1)、本发明采用高速总线IEEE-1394作为上位机与运动控制卡的传输煤质，达到了高速实时传输的特性，而且通过总线协议的约束，达到多运动控制板或者多轴电机的同步控制，比RS232-总线传输更可靠、更实时，更能符合高档数控的要求；

(2)、本发明采用DSP作为信号处理芯片，比传统的单片机拥有更丰富的片上资源和更快的数据运算处理能力，并且内部集成了AD模块和丰富的电机控制接口，极大地减少了扩展电路模块，与传统的单片机相比，本发明的DSP具有在线仿真和调试的JTAG功能，并且具有与MATLAB/Simulink配套的硬件在环仿真的潜能；

(3)、本发明采用现场可编程逻辑门阵列FPGA技术，可实现硬件在线编程以及重配置功能，增加了系统调试的方便性，比传统的专用集成芯片灵活，缩小了体积，比CPLD电路更易于调试和在线仿真，增加了模块化设计及可在线重配置的性能，增加了产品升级换代的步伐；

(4)、本发明充分利用IEEE1394总线、DSP与FPGA各自的优势和特点，采用模块化、开放式设计思路，将各模块作为独立的体系设计，可以同各种微处理器或PC机接口，只要采用本发明设定的通信机制，利于改进板卡的性能和升级换代，极大缩短了产品开发周期，降低了成本，减少了功耗。

附图说明

图1为本发明的系统结构框图；

图2为本发明中DA和运算放大模块的结构流程示意图；

图3为本发明中FPGA模块中硬件采样单元的结构流程示意图；

图4为本发明中FPGA模块中I/O电路处理单元的结构流程示意图；

图5为本发明中运动控制流程示意图。

具体实施方式

下面结合附图对本发明的实施例作详细说明：本实施例是以本发明的技术方案为前提进行实施，以下给出了详细的实施方式和具体的操作过程，但本发明的保护范围不限于下述的实施例。

如图1所示，本实施例包括以下模块：IEEE-1394串行通信接口模块，DSP模块，FPGA模块，差动接收模块，DA和运算放大模块，光电隔离模块，电源和时钟模块，以及辅助模块，其中：

IEEE-1394串行通信接口模块提供与上位机通信的总线的硬件接口电路，实现PC机与控制板卡以及控制板间的远距离连接，IEEE-1394串行通信接口模块一方面通过IEEE-1394总线接收PC机的运动控制信息，完成数据的存储、解包、校验等功能，再将控制信息传输到DSP模块作进一步处理，或者通过转发将运动控制信息通过1394总线转发到级联的下一结点的IEEE-1394串行通信接口模块；另一方面接收DSP模块的运动反馈信息，完成数据打包、发送，确认包接收等功能，或者接收下一结点的IEEE-1394串行通信接口模块发送的运动反馈信息，将运动反馈信息经由IEEE-1394总线传输到PC机，从而实现PC机与控制板卡以及控制板间的远距离传输和连接；

DSP模块一方面接收IEEE-1394串行通信接口模块传送过来的上层运动控制信息，完成数据解析和伺服控制，将处理过的反馈信息回发到IEEE-1394串行通信接口模块；同时接收来自FPGA模块的反馈信息处理后完成伺服闭环控制，产生电机脉冲指令到FPGA模块，

FPGA模块一方面接收差动接收模块处理过光电编码器反馈信号，进行倍频、鉴相等处理，并采集光电隔离模块输出的Home(原点)信号、限位开关等自定义输入信号，并将采样的反馈信号和自定义输入信号传输到DSP模块；另一方面接收DSP模块的多轴电机脉冲指令，存储、分频处理后输出到DA和运算放大模块，并通过内存映射单元接收DSP模块的自定义输出信号，处理后传输到光电隔离模块；

差动接收模块接收外部伺服驱动器模块反馈的光电编码器差动信号，并将处理过的光电编码器信号传输到FPGA模块的硬件采样单元；

DA和运算放大模块接收FPGA模块的预处理的多轴电机脉冲控制命令，提供外部通用伺服驱动器模块适合的模拟电压范围；

光电隔离模块接收外部输入接口的自定义输入信号，光电隔离后传输到FPGA模块，并将FPGA模块输出的自定义输出信号隔离后输出到外部输出接口；

辅助模块接收电源和时钟模块的电源信号进行电源检测，接收来自DSP模块和FPGA模块的控制信号线和地址线，并将复位信号传输给DSP模块和FPGA模块；

电源和时钟模块为本发明的IEEE-1394串行通信接口模块、DSP模块、FPGA模块、差动接收模块、DA和运算放大模块、光电隔离模块、辅助模块提供稳定的电压和功率，以及统一的系统时钟。其中，电源包括+12V，-12V，+5V，+3.3V，+1.8V和+1.2V；系统时钟为DSP模块和FPGA模块正常工作提供时钟基准，采用一块30MHz的石英晶振器，最大提供150MHz的时钟频率。

所述的IEEE-1394串行通信接口模块，具体包括：两路IEEE-1394总线接口和IEEE-1394芯片，其中：两路IEEE-1394总线接口实现半双工通信，一条通路接收上位机的控制命令信息，或转发命令信息到下一结点，另一条通路反馈电机信息给上位机，或转发下一级结点的电机信息到上一级结点；所述IEEE-1394芯片，是指符合IEEE-1394国际标准的专用连接芯片，负责与上位机通过IEEE-1394总线进行通信，完成IEEE-1394总线协议的物理层和数据层协议，并在模块中实现高速、实时的同步通信协议，设定中断响应模式，建立组态、监控网络机制，保证单节点或多节点通信中数据传输的可靠性、同步性和高速性；

所述的DSP模块为伺服控制模块，具有丰富的数据、信号处理功能和片上资源，具体包括：1394控制器单元，伺服控制器单元，McBSP(Mutil-channelBuffered Serial Port，多通道缓冲串行口)单元，AD单元和内存映射单元，其中：1394控制器单元读取来自IEEE-1394串行通信接口模块的上层运动控制信息，经过数据解码后输入到伺服控制器单元，另一方面读取伺服控制器单元处理的反馈信息，将反馈信息传输到IEEE-1394串行通信接口模块；伺服控制器单元接收1394控制器单元解码后的运动控制信息、内存映射单元的反馈信息和AD单元的数字信息，完成伺服闭环，同时将闭环产生的电机脉冲指令输出到McBSP单元；McBSP单元接收伺服控制单元产生的电机脉冲指令，经处理后输出到FPGA模块，AD单元接收外部模拟信号进行模数转换后输出到伺服控制单元，内存映射单元通过内存映射机制读取FPGA模块的运动反馈信息到伺服控制单元；

所述的FPGA模块为硬件可编程处理器模块，拥有丰富的电路逻辑和并行处理能力，具体包括：内存映射单元，硬件采样单元，DA预处理单元和I/O(输入输出)处理单元，其中，内存映射单元接收硬件采样单元处理后的反馈信号，将反馈信号传输到DSP模块；硬件采样单元接收光电编码器信号和I/O处理单元的输入数字信号，进行倍频、鉴相、采集处理后，输出到内存映射单元；DA预处理单元接收内存映射单元的电机脉冲指令，完成存储和预处理功能后，将电机脉冲指令输出到DA和运算放大模块；I/O处理单元接收自定义输入信号后传输到硬件采样单元，并接收内存映射单元的自定义输出信号，通过光电隔离模块传输到输出接口；

所述的DA和运算放大模块，具体包括：DA电路和运算放大器，其中：通过DA电路完成数字信号到模拟信号的转换的-1V～+1V，通过运算放大器提供通用伺服驱动器适合的模拟电压范围-10V～+10V；

所述的辅助模块实现系统检测，内存扩展，复位和仿真调试，具体包括，看门狗和复位电路单元，存储信息单元以及JTAG(Joint Test Action Group，联合测试工作组)单元，其中：

看门狗和复位电路单元负责电源和时钟模块电源工作是否正常，在系统故障时通过复位电路实现对DSP模块，FPGA模块和存储信息单元进行复位清零；

存储信息单元实现对DSP模块和FPGA模块的程序、数据空间的扩展，包括FALSH存储DSP模块的系统程序，SRAM(Static Random Access Memory，静态随机存储器)存储DSP模块的数据信息，配置ROM存储FPGA模块的系统程序，SDRAM(Dynamic Random Access Memory，同步动态随机存取存储器)作为备用，存储FPGA模块的数据采集信息，以及接收看门狗和复位电路单元的内存清零命令；

JTAG单元符合IEEE1149.1标准，为DSP模块和FPGA模块实现实时在线调试、仿真电路，实现PC机对模块单元内部寄存器或空间存取和监控；

本实施例的IEEE-1394串行通信接口模块采用Texas Instruments公司的TSB43系列芯片，负责实现IEEE1394总线的物理层和链路层协议，实现运动控制卡与上位机或板卡之间的总线连接和总线检测组态等功能；

本实施例的DSP模块采用Texas Instruments公司的TMS320F2812芯片，负责对1394-芯片的初始化和实时控制，对FPGA模块的访问和通信，完成运动控制的轨迹规划，实施插补和位置闭环等功能；芯片自带的FLASH存储器运行DSP模块的系统程序；芯片内置的高速AD单元采样模拟信号进行模数转换；扩展的SRAM-IS61LV51216作为DSP模块运行的数据存储区；

本实施例的FPGA模块采样Altera公司的EP2C35芯片，负责板卡的逻辑电路设计，包括：与DSP模块交互的内存映射机制和译码电路，对DA和运算放大模块发送的多轴脉冲控制信号，以及对差动接收光电编码器信号的高速采样电路和I/O信号的采集存储电路；扩展的串行配置芯片EPCS16作为FPGA模块的程序存储空间；扩展的SDRAM-K4S641632作为备用的“数据采集卡”的存储空间；

如图2所示，所述的DA和运算放大模块连接了运动控制卡的FPGA模块与DSP模块，DSP模块的McBSP单元产生串行的多轴脉冲控制信息经FPGA模块的DA预处理单元的分频和预处理，将多轴的信息经DA电路产生1.5V～3.5V的模拟电压，经2.5V参考电压的比较产生-1V～+1V的模拟电压，再由运算放大器放大产生多轴模拟控制指令，即通用伺服驱动所需的-10V～+10V的模拟量。

如图3所示，所述的FPGA模块中硬件采样单元接收经差动接收模块处理的光电编码器差动信号，完成了多轴的光电编码器信号的高速采集、倍频处理和鉴相计数功能，并将处理后的信号输出到内存映射单元。计数时钟采用与系统的统一时钟基准产生的150MHz或75MHz的频率，通过FPGA模块内部的时钟控制单元进行计数采样，通过硬件采样单元电路的高速采样设计可以实现对光电编码器信号的纳秒级采样倍频，产生Index信号，以供伺服控制单元实现精确的位置闭环或速度环；Home+Index捕获电路实现了对原点信号的Home+Index信号的高速捕获，配合伺服控制器单元对电机进行精确定位，此电路接收的光电编码信号是经过差动接收模块中的26LS32芯片处理获得，Home信号通过所述的I/O处理单元捕获得到；

如图4所示，所述的FPGA模块中I/O处理单元，包括了伺服使能、脉冲输出、报警输出、正转反转、原点信号、限位开关、通用输入、通用输出等共56路输入输出开关量信号，输入输出缓冲、锁存电路使用FPGA内部的门电路、D触发器和三态缓冲器实现对56路信号的缓冲或锁存操作，避免使用专用芯片，增加了板卡的集成性和扩展性，为实现与外部伺服驱动器模块和输入接口和输出接口的电器干扰，所有的输入输出信号均通过光电隔离模块隔离处理，其中：所述的光电隔离模块所使用的光电耦合器是TLP521芯片，所述的外部伺服驱动器模块和输入接口、输出接口为描述实施例的具体功能而添加，并非本发明的内容；

如图5所示，本实施例工作时，上位机首先进行IEEE-1394总线的电气连接、组态和通讯时间测试，遍历通信网络中总线节点的数量，并建立遍历表以备控制板卡读取各自的组态信息；控制电机运行时，运动控制信息通过IEEE-1394串行通信接口模块的电气连接，接收上位机命令，根据定义的总线通信协议，命令信息存储到IEEE-1394芯片，通过事件中断触发的机制通知1394控制器单元，1394控制器单元根据组态信息表信息与总线上其他控制卡完成同步，同步校准后运动信息输送到伺服控制器单元，伺服控制器单元根据命令信息调用相应的高性能运动控制算法产生电机运动的脉冲控制信息，电机控制脉冲指令利用内存映射机制经由DSP模块的McBSP单元将控制信息传输到FPGA模块的DA预处理单元进行多轴分频等预处理工作，经FPGA模块的DA预处理单元处理后，脉冲控制指令再由DA和运算放大模块的数模转化和运算放大处理输出到通用的外部伺服驱动器模块控制多轴电机运行；另一通路，电机的实际执行情况由外部伺服驱动器模块将反馈信号传输到差动接收模块后供硬件采样单元完成采样，并通过内存映射单元传输给伺服控制器单元执行闭环校准；与此同时1394控制器会将反馈的电机实际运动信息通过总线通信协议传输到IEEE-1394串行通信接口模块并上传到上位机供用户界面实时显示。

本实施例具有以下有益效果：

(1)、本实施例采用高速总线IEEE-1394作为上位机与运动控制卡的传输煤质，达到了高速实时传输的特性，而且通过总线协议的约束，达到多运动控制板或者多轴电机的同步控制，比RS232-总线更能符合高档数控的要求。

(2)、本实施例采用DSP作为信号处理芯片，比传统的单片机拥有更丰富的片上资源和更快的数据运算处理能力，并且内部集成了AD模块和丰富的电机控制接口，极大地减少了扩展电路模块。与传统的单片机相比，本实施例的DSP具有在线仿真和调试的JTAG功能，具有与MATLAB/Simulink配套的硬件在环仿真的潜能。

(3)、本实施例采用现场可编程逻辑门阵列FPGA技术，可实现硬件在线编程以及在线重配置功能，增加了系统调试的方便性，比传统的专用集成芯片灵活，缩小了体积，比CPLD电路更易于调试和仿真，增加了模块化设计及可在线重配置的性能，增加了产品升级换代的步伐，同时FPGA模块还可作为数据采集卡使用。

(4)、本实施例充分利用IEEE-1394总线、DSP与FPGA各自的优势和特点，采用模块化、开放式设计思路，将各模块作为独立的体系设计，可以同各种微处理器或PC机接口，只要采用本发明设定的通信机制，利于改进板卡的性能和升级换代，极大缩短了产品开发周期，降低了成本，减少了功耗。

(5)、本实施例对伺服驱动器的驱动方式采用位置或速度闭环控制，采用FPGA的硬件采样单元可以实现编码器信号的纳秒级采样，可以对运动的位置和速度同时控制，控制精度高。