基于FPGA设计的串行自适应消噪模块

摘要

本发明涉及数字滤波设备领域的基于FPGA设计的串行自适应消噪模块，该模块的信号转换电路的两个输入端分别与原始信号s(n)及噪声输入信号r(n)相连接，信号转换电路输出的输入信号s1(n)和参考信号r1(n)分别连接到串行LMS滤波器电路的两个输入端，该信号转换电路输出的缩小倍数b、调整信号m分别与μ值计算电路的输入端、输出调整电路的一个输入端相连接，μ值计算电路输出的μ值连接到串行LMS滤波器电路的第三个输入端，串行LMS滤波器的输出信号y(n)连接到输出调整电路的另一个输入端，输出调整电路输出消除噪声的信号Y(n)。本发明采用串行LMS滤波器电路，能够快速自动调整参数来消除噪声，提高了LMS滤波器的性能，降低了LMS滤波器成本，可广泛应用于信号去噪的应用中。

说明书

技术领域

本发明属于数字滤波设备领域，尤其是一种基于FPGA设计的串行自适应消噪模块。

背景技术

现场可编程门阵列(FPGA，英文为Field Programmable Gate Array)是作为专用集成电路(ASIC)的一种半定制电路而出现，它既解决了定制电路的不足，又克服了原有可编程器件门电路数目有限的缺点，因此，现场可编程门阵列(FPGA)芯片得到了广泛的应用。目前，使用FPGA芯片开发LMS(最小均方算法)数字滤波器产品的应用越来越广泛，现有技术主要针对于高速数字信号进行处理，采用并行多级流水线结构来实现，其存在的问题是：并行多级流水结构需要消耗较多的逻辑资源，需要使用高性能的FPGA芯片进行处理，尤其是当LMS滤波器的阶数比较高时，造成LMS滤波器的开发成本和产品成本大幅度增加，不适用于LMS滤波器的阶数比较高时的中低速信号的处理。

发明内容

本发明在于克服现有技术的不足，提出一种串行LMS滤波器结构、能够较大降低LMS滤波器成本的基于FPGA设计的串行自适应消噪模块。

本发明解决其技术问题是采取以下技术方案实现的：

一种基于FPGA设计的串行自适应消噪模块，由信号转换电路、μ值计算电路、LMS滤波器电路及输出调整电路构成，其特征在于：该LMS滤波器电路为串行LMS滤波器电路，信号转换电路的两个输入端分别与原始信号s(n)及噪声输入信号r(n)相连接，信号转换电路输出转换后的输入信号s1(n)和参考信号r1(n)分别连接到串行LMS滤波器电路的两个输入端，该信号转换电路输出的缩小倍数b与μ值计算电路的输入端相连接，该信号转换电路输出的调整信号m与输出调整电路的一个输入端相连接，μ值计算电路输出的μ值连接到串行LMS滤波器电路的第三个输入端，串行LMS滤波器的输出信号y(n)连接到输出调整电路的另一个输入端，输出调整电路输出消除噪声的信号Y(n)。

而且，所述的信号转换电路包括噪声信号转换电路及原始信号转换电路，其中：

(1).噪声信号转换电路包括缓存器(1)、比较器(1)、寄存器(1-3)、除法器(1)、移位寄存器(1)、计数器(1)及整数乘法器(1)，噪声输入信号r(n)分别连接到比较器(1)的一个输入端和缓存器(1)的输入端，缓存器(1)的输出端连接除法器(1)的被除数端，比较器(1)的输出端与寄存器(1)的输入端相连接，寄存器(1)的输出端分别与寄存器(2)的一个输入端、比较器(1)的另一个输入端相连接，计数器(1)的输出端与寄存器(2)的另一个输入端相连接，寄存器(2)的输出端分别与除法器(1)的除数端、除法器(2)的除数端、整数乘法器(1)的一个输入端相连接，除法器(1)的输出端与移位寄存器(1)的输入端相连接，移位寄存器(1)的一个输出端连接寄存器(3)，移位寄存器(1)的第二个输出端输出缩小倍数b并与整数乘法器(1)的另一个输入端相连接，寄存器(3)的输出端输出转换后的参考信号r1(n)，整数乘法器(1)的输出端输出调整信号m；

(2).原始信号转换电路包括缓存器(2)、除法器(2)、移位寄存器(2)及寄存器(4)，原始信号s(n)连接到缓存器(2)的输入端，缓存器(2)的输出端连接到除法器(2)的被除数端，除法器(2)的除数端与噪声信号转换电路中的寄存器(2)的输出端相连接，该除法器(2)的输出端与移位寄存器(2)输入端相连接，移位寄存器(2)的输出端与寄存器(4)的输入端相连接，寄存器(4)的输出端输出转换后的输入信号s1(n)。

而且，所述的μ值计算电路由整数乘法器(2)构成，整数乘法器(2)的两个输入端分别与一个常数a及信号转换输出电路输出的缩小倍数b相连接，其输出值即为μ值，该μ值的计算公式如下：

μ＝b/a

其中：a是常数，b是缩小倍数。

而且，所述的串行LMS滤波器电路由分时复用电路、乘法累加器、反向器、小数加法器(1)及加权系数计算电路构成，分时复用电路的输入端与参考信号r1(n)相连接，其输出端输出的信号r2(n)分别连接到乘法累加器的第一个输入端和加权系数计算电路的第一个输入端，其输出端输出的控制信号1及μ计算电路输出的μ值分别与加权系数计算电路的第二个输入端及第三个输入端相连接，乘法累加器的一个输出端与反向器的输入端相连接，该反向器的输出端及输入信号s1(n)分别连接到小数加法器(1)的两个输入端，小数加法器(1)输出端输出信号y(n)，该输出信号y(n)及乘法累加器另一个输出端输出的控制信号2分别连接到加权系数计算电路的第四个输入端及第五个输入端，该加权系数计算电路的数据输出端连接到乘法累加器的另一个输入端，串行LMS滤波器电路计算y(n)的计算公式如下：

y(n)＝s1(n)-v’(n)

＝s1(n)-[W₀(n)r1(n)+W₁(n)r1(n-1)+W₂(n)r1(n-2)

+W₃(n)r1(n-3)+W₄(n)r1(n-4)+W₅(n)r1(n-5)+W₆(n)r1(n-6)

+……+W_M(n)r1(n-M)]

其中：M为滤波器的阶数，s1(n)为输入到串行LMS滤波器的输入信号，r1(n)、r1(n-1)、r1(n-2)、r1(n-3)、r1(n-4)、r1(n-5)、r1(n-6)、……、r1(n-M)分别代表n、n-1、n-2、n-3、n-4、n-5、n-6、……、n-M时刻输入到串行LMS滤波器的参考信号，W₀(n)、W₁(n)、W₂(n)、W₃(n)、W₄(n)、W₅(n)、W₆(n)、……、W_M(n)分别代表n时刻的滤波器加权系数，其计算公式如下：

W_L(n)＝W_L(n-1)+2μr1(n-L-1)y(n-1)，L＝0，1，…，M

其中：W_L(n)和W_L(n-1)分别代表n和n-1时刻串行LMS滤波器的第L阶滤波器加权系数，r1(n-L-1)代表n-L-1时刻串行LMS滤波器输入的参考信号，y(n-1)代表n-1时刻串行LMS滤波器的输出。

而且，所述的输出调整电路由整数乘法器(4)构成，该整数乘法器(4)两个输入端分别与串行LMS滤波器的输出信号y(n)及信号转换电路输出的调整信号m相连接，该整数乘法器(4)的输出端输出最终去除噪声的信号Y(n)。

而且，所述的分时复用电路由计数器(2)、寄存器(5-12)、地址总线和数据总线构成，计数器(2)的输出端连接到地址总线上，寄存器(5-12)顺序连接接入到地址总线和数据总线上，参考信号r1(n)与寄存器(5)的输入端相连接，寄存器(5-12)的输出端分别输出信号r2(n)。

而且，所述的加权系数计算电路由整数乘法器(3)、缓存器(3-5)、小数乘法器和小数加法器(2)连接构成，整数乘法器(3)的两个输入端分别与μ值及信号r2(n)相连接，整数乘法器(3)的输出端与缓存器(3)的输入端相连接，缓存器(3)的输出端及信号y(n)分别连接到小数乘法器的两个输入端，小数乘法器的输出端连接到小数加法器(2)的一个输入端，小数加法器(2)的输出端与缓存器(4)的输入端相连接，缓存器(4)的输出端输出加权系数并连接到缓存器(5)的输入端，缓存器(5)的输出端连接到小数加法器(2)的另一个输入端，缓存器(3)、缓存器(4)及缓存器(5)还分别与分时复用电路输出的控制信号1及乘法累加器输出的控制信号2相连接，加权系数计算电路计算加权系数W_L(n+1)的公式如下：

W_L(n+1)＝W_L(n)+2μr1(n-L)y(n)，L＝0，1，2，…，M

其中：M为滤波器的阶数，W_L(n+1)和W_L(n)分别代表n+1和n时刻串行LMS滤波器的第L阶滤波器加权系数，r1(n-L)代表n-L时刻串行LMS滤波器输入的参考信号，y(n)代表n时刻串行LMS滤波器的输出。

而且，所述的常数a＝10～500。

而且，所述的滤波器的阶数M＝3～30。

而且，所述的所有寄存器、所有小数乘法器、所有小数加法器、所有除法器、所有的缓存器、所有整数乘法器以及乘法累加器、反向器、计数器均为Xilinx公司FPGA芯片的IP核。

本发明的优点和积极效果是：

1.基于FPGA设计的串行自适应消噪模块采用了串行LMS滤波器电路结构，这种结构充分利用了FPGA芯片逻辑资源，尤其适用于当LMS滤波器的阶数比较高时的中低速信号处理，可以显著降低LMS滤波器的开发成本及产品成本。

2.基于FPGA设计的串行自适应消噪模块采用了LMS自适应滤波器，通过最小均方差LMS自适应算法控制内部滤波器，具有自身调节参数的能力，因而设计者仅需要很少或根本不需要信号和噪声(干扰)的先验知识，就能将噪声、干扰信号抑制到用直接滤波难于或不能达到的程度，从而可以实时地从很微弱的信号或者信号用常规的方法无法检测的噪声(干扰)场中的多个传感器取得的输入中消除噪声(或干扰)并尽量地保留信号。

3.本发明采用串行滤波处理器电路结构，能够快速自动调整参数来消除噪声，提高了LMS滤波器的性能，降低了LMS滤波器成本，可广泛应用于信号去噪的应用中。

附图说明

图1是本发明系统原理框图；

图2是信号转换电路的电路框图；

图3是μ值计算电路的电路框图；

图4是串行LMS滤波器电路的电路框图；

图5是分时复用电路的电路框图；

图6是加权系数计算电路的电路框图；

图7是输出调整电路的电路框图。

具体实施方式

以下结合附图对本发明实施例做进一步详述：

基于FPGA设计的串行自适应消噪模块使用的FPGA(现场可编程门阵列)芯片为xilinx公司的Spartan XC3S400芯片，以下说明中的所有寄存器、所有小数乘法器、所有小数加法器、所有除法器、所有的缓存器、所有整数乘法器以及乘法累加器、反向器和计数器均为Xilinx公司的FPGA芯片的IP核，其中小数乘法器和整数乘法器是在Xilinx公司的16位整数乘法器的IP核的基础上修改得来，小数乘法器是取Xilinx公司的16位整数乘法器的32位输出中的高十六位作为小数乘法器的输出，整数乘法器是取Xilinx公司的16位整数乘法器的32位输出中的低十六位作为小数乘法器的输出。

基于FPGA设计的串行自适应消噪模块有两个信号输入通道及一个输出通道：一个输入通道是原始信号输入通道，该通道除接收到信号源x(n)外，还收到一个与信号不相关的噪声v(n)，因此，该输入通道接收的原始信号为s(n)＝x(n)+v(n)；另一个输入通道是噪声输入通道，该通道接收与信号不相关的而以某种未知方式与原始信号通道噪声v(n)相关的噪声信号r(n)；输出通道是指经消噪处理后的输出端，其输出的信号为Y(n)。

图1为基于FPGA设计的串行自适应消噪模块的原理框图，该模块由信号转换电路、μ值计算电路、串行LMS滤波器电路及输出调整电路构成，信号转换电路的两个输入端分别与原始信号s(n)及噪声输入信号r(n)相连接，信号转换电路输出的幅值调整后的输入信号s1(n)连接到串行LMS滤波器的一个输入端，信号转换电路输出的参考信号r1(n)与串行LMS滤波器的另一个输入端相连接，信号转换电路输出的缩小倍数b连接到μ值计算电路的输入端，该信号转换电路输出的调整信号m与输出调整电路的一个输入端相连接，μ值计算电路输出的μ值连接到串行LMS滤波器电路的第三个输入端，串行LMS滤波器的输出信号y(n)连接到输出调整电路的另一个输入端，输出调整电路输出消除噪声的信号Y(n)。

如图2所示，信号转换电路包括噪声信号转换电路及原始信号转换电路，图2中的上半部分是噪声信号转换电路，该电路包括缓存器(1)、比较器(1)、寄存器(1-3)、除法器(1)、移位寄存器(1)、计数器(1)及整数乘法器(1)，噪声输入信号r(n)分别连接到比较器(1)的一个输入端和缓存器(1)的输入端，缓存器(1)的输出端连接除法器(1)的被除数端，比较器(1)的输出端与寄存器(1)的输入端相连接，寄存器(1)的输出端分别与寄存器(2)的一个输入端、比较器(1)的另一个输入端相连接，计数器(1)的输出端与寄存器(2)的另一个输入端相连接，寄存器(2)的输出端分别与除法器(1)的除数端、除法器(2)的除数端、整数乘法器(1)的一个输入端相连接，除法器(1)的输出端与移位寄存器(1)的输入端相连接，移位寄存器(1)的一个输出端连接寄存器(3)，移位寄存器(1)的第二个输出端输出缩小倍数b并与整数乘法器(1)的另一个输入端相连接，寄存器(3)的输出端输出转换后的参考信号r1(n)，整数乘法器(1)的输出端输出调整信号m。该部分电路处理过程如下：噪声输入r(n)输入后分成二路，一路信号经过比较器(1)、寄存器(1)后，找到信号的最大值传送给寄存器(2)，计数器(1)控制寄存器(2)的输入，每经一个信号周期寄存器(2)更新一次，存储该周期的信号最大值，并将最大值输入到除法器(1)的除数端，另一路经缓存器(1)后输入到除法器(1)的被除数端，除法器(1)的输出信号就是归一化后的噪声输入r(n)，归一化后的噪声输入r(n)输入移位寄存器(1)，经移位缩小后，从寄存器(3)输出处理后的参考信号r1(n)，在该部分电路中，电路中整数乘法器(1)是相对独立的一块电路，被乘数是前端采集电路中采到的信号的最大值，乘数是缩小电路的缩小的倍数，其输出即为调整信号m。图2中的下半部分是原始信号转换电路，该电路包括缓存器(2)、除法器(2)、移位寄存器(2)及寄存器(4)，原始信号s(n)连接到缓存器(2)的输入端，缓存器(2)的输出端连接除法器(2)的被除数端，除法器(2)的除数端与噪声信号转换电路中的寄存器(1)的输出端，除法器(2)的输出端与移位寄存器(2)、寄存器(4)依次相连接，寄存器(4)输出转换后的输入信号s1(n)。该部分电路的处理过程为：原始信号s(n)经过缓存器(1)后，输入到除法器(2)的被除数端，除法器(2)的输出信号就是归一化后的原始信号s(n)，归一化后的原始信号s(n)输入移位寄存器(2)，经移位缩小后，从寄存器(4)输出处理后的输入信号s1(n)。在本实施例中，移位寄存器(1)及移位寄存器(2)均采用右移两位的方法，即缩小4倍。

如图3所示，μ值计算电路由整数乘法器(2)构成，整数乘法器(2)的两个输入端分别与一个常数a及信号转换输出电路输出的缩小倍数b相连接，其输出值即为μ值，该μ值的计算公式如下：

μ＝b/a

其中：a是常数，b是缩小倍数，在本实施例中常数a＝10～500。

μ值计算电路按照上述计算公式来实现的：信号转换电路输出的缩小倍数b输入到整数乘法器(2)，实现b倍放大，整数乘法器(2)的输出即为最终的μ值。

如图4所示，串行LMS滤波器电路由分时复用电路、乘法累加器、反向器、小数加法器(1)及加权系数计算电路构成，分时复用电路的输入端与参考信号r1(n)相连接，其输出端输出的信号r2(n)分别连接到乘法累加器的第一个输入端和加权系数计算电路的第一个输入端，其输出端输出的控制信号1及μ计算电路输出的μ值分别与加权系数计算电路的第二个输入端及第三个输入端相连接，乘法累加器的一个输出端与反向器的输入端相连接，该反向器的输出端及输入信号s1(n)分别连接到小数加法器(1)的两个输入端，小数加法器(1)输出端输出信号y(n)，该输出信号y(n)及乘法累加器另一个输出端输出的控制信号2分别连接到加权系数计算电路的第四个输入端及第五个输入端，该加权系数计算电路的数据输出端连接到乘法累加器的另一个输入端，串行LMS滤波器电路计算y(n)的计算公式如下：

y(n)＝s1(n)-v’(n)

＝s1(n)-[W₀(n)r1(n)+W₁(n)r1(n-1)+W₂(n)r1(n-2)

+W₃(n)r1(n-3)+W₄(n)r1(n-4)+W₅(n)r1(n-5)+W₆(n)r1(n-6)

+……+W_M(n)r1(n-M)]

其中：M为滤波器的阶数，s1(n)为输入到串行LMS滤波器的输入信号，r1(n)、r1(n-1)、r1(n-2)、r1(n-3)、r1(n-4)、r1(n-5)、r1(n-6)、……、r1(n-M)分别代表n、n-1、n-2、n-3、n-4、n-5、n-6、……、n-M时刻输入到串行LMS滤波器的参考信号，W₀(n)、W₁(n)、W₂(n)、W₃(n)、W₄(n)、W₅(n)、W₆(n)、……、W_M(n)分别代表n时刻的滤波器加权系数，其计算公式如下：

W_L(n)＝W_L(n-1)+2μr1(n-L-1)y(n-1)，L＝0，1，…，M

其中：W_L(n)和W_L(n-1)分别代表n和n-1时刻串行LMS滤波器的第L阶滤波器加权系数，r1(n-L-1)代表n-L-1时刻串行LMS滤波器输入的参考信号，y(n-1)代表n-1时刻串行LMS滤波器的输出。

本串行LMS滤波器电路的处理过程为：信号转换电路输出的参考信号r1(n)输入到分时复用电路中，参考信号r1(n)经分时复用电路后，输出为r2(n)，r2(n)的输出速率为r1(n)输入速度的(M+1)倍，r2(n)分为二路传输，一路输入到乘法累加器中，计算出信号y(n)；一路输入到加权系数计算电路中计算滤波器加权系数。控制信号1和2控制加权系数计算电路的运算过程，从而计算出当前的W_L(n)。由乘法累加器与加权系数计算电路构成的运算电路的计算速度是r1(n)输入速度的2×(M+1)倍，乘法累加器利用前(M+1)个时钟周期计算出n时刻的v’(n)，v’(n)的计算公式为：

v’(n)＝s1(n)-[W₀(n)r1(n)+W₁(n)r1(n-1)+W₂(n)r1(n-2)

+W₃(n)r1(n-3)+W₄(n)r1(n-4)+W₅(n)r1(n-5)+W₆(n)r1(n-6)

+……+W_M(n)r1(n-M)]

加权系数计算电路利用剩下的(M+1)个时钟周期计算出(n+1)时刻的滤波器的系数W_L(n+1)，其计算公式如下：

W_L(n+1)＝W_L(n)+2μr1(n-L)y(n)，L＝0，1，2，…，M

乘法累加器的输出一个脉冲信号：控制信号2，用来控制加权系数计算电路中缓存器中数据的输入和输出。当乘法累加器利用前(M+1)个时钟周期计算出n时刻的v’(n)后，控制信号2变成高电平，然后当加权系数计算电路利用剩下的(M+1)个时钟周期计算出(n+1)时刻的滤波器的系数W_L(n+1)后，控制信号2又成为低电平。

本发明滤波器的阶数M＝3～30，本实施例中滤波器的阶数M＝7，因此，r2(n)的输出速率为r1(n)输入速度的8倍，由乘法累加器与加权系数计算电路构成的运算电路的计算速度是r1(n)输入速度的16倍，乘法累加器利用前8个时钟周期计算出n时刻的v’(n)。

v’(n)＝s1(n)-[W₀(n)r1(n)+W₁(n)r1(n-1)+W₂(n)r1(n-2)

+W₃(n)r1(n-3)+W₄(n)r1(n-4)+W₅(n)r1(n-5)+W₆(n)r1(n-6)

+W₇(n)r1(n-7)]

加权系数计算电路利用剩下的8个时钟周期计算出(n+1)时刻的滤波器的系数W_L(n+1)。

W_L(n+1)＝W_L(n)+2μr1(n-L)y(n)，L＝0，1，2，…，7

乘法累加器利用前8个时钟周期计算出n时刻的v’(n)后，控制信号2变成高电平，然后当加权系数计算电路利用剩下的8个时钟周期计算出(n+1)时刻的滤波器的系数W_L(n+1)后，控制信号2又成为低电平。

串行LMS滤波器也可以看作是由三部分组成的，第一部分是由乘法累加器实现计算v’(n)的FIR滤波器(有限脉冲响应滤波器)电路，第二部分是将输入信号s1(n)与v’(n)信号相减的运算电路，第三部分是FIR滤波器的系数计算电路。在这里使用了最小均方算法(LMS)，使得均方误差输出在性能表面上下降。在滤波器收敛稳定后，其输出的v’(n)与噪声差别达到最小，通过最后的减法计算输出达到均方误差的最小值。

如图5所示，所述的分时复用电路由计数器(2)、寄存器(5-12)、地址总线和数据总线构成，计数器(2)的输出端连接到地址总线上，寄存器(5-12)顺序连接接入到地址总线和数据总线上，参考信号r1(n)与寄存器(5)的输入端相连接，寄存器(5-12)的输出端分别与数据总线相连接并输出信号r2(n)。分时复用电路的处理过程如下：r1(n)沿着寄存器(5)、寄存器(6)、寄存器(7)、寄存器(8)、寄存器(9)、寄存器(10)、寄存器(11)、寄存器(12)传输，每当时钟信号的上升沿到来时，参考信号r1(n)传输给下一个相邻的寄存器，形成一个单位的延时，因此，寄存器(5)、寄存器(6)、寄存器(7)、寄存器(8)、寄存器(9)、寄存器(10)、寄存器(11)、寄存器(12)存储的数据便是n、n-1、n-2、n-3、n-4、n-5、n-6、n-7时刻输入到LMS滤波器的参考信号r1(n)、r1(n-1)、r1(n-2)、r1(n-3)、r1(n-4)、r1(n-5)、r1(n-6)、r1(n-7)。计数器(2)的输出端连接地址总线，地址总线与各个寄存器相连，控制各个寄存器的输出，各个寄存器的输出与数据总线相连，将其数据输出到数据总线上，数据总线的数据即为r2(n)。计数器(2)产生地址数据，从而使相应地址的寄存器输出数据，r2(n)的输出速率是r1(n)输入速率的(M+1)倍，每当输入一个r1(n)，r2(n)将所有寄存器中存储的数据依次输出。本发明滤波器的阶数M＝3～30，本实施例中滤波器阶数M＝7，因此r2(n)的输出速率是r1(n)输入速率的8倍，每当输入一个r1(n)，r2(n)需将r1(n)、r1(n-1)、r1(n-2)、r1(n-3)、r1(n-4)、r1(n-5)、r1(n-6)、r1(n-7)依次输出。

如图6所示，所述的加权系数计算电路由整数乘法器(3)、缓存器(3-5)、小数乘法器和小数加法器(2)连接构成，整数乘法器(3)的两个输入端分别与μ值及信号r2(n)相连接，整数乘法器(3)的输出端与缓存器(3)的输入端相连接，缓存器(3)的输出端及信号y(n)分别连接到小数乘法器的两个输入端，小数乘法器的输出端连接到小数加法器(2)的一个输入端，小数加法器(2)的输出端与缓存器(4)的输入端相连接，缓存器(4)的输出端输出加权系数并连接到缓存器(5)的输入端，缓存器(5)的输出端连接到小数加法器(2)的另一个输入端，缓存器(3)、缓存器(4)及缓存器(5)还分别与分时复用电路输出的控制信号1及乘法累加器输出的控制信号2相连接。本部分电路实现加权系数计算，计算速度是r1(n)输入速度的2×(M+1)倍，在前(M+1)个时钟周期，整数乘法器(3)计算2μr1(n-L)，缓存器(4)为乘法累加器提供当前时刻的加权系数值；在剩下的(M+1)个时钟周期，小数乘法器(2)计算出2μr1(n-L)y(n)，小数加法器(2)计算出W_L(n)+2μr1(n-L)y(n)，从而计算出下一时刻的滤波器的系数W_L(n+1)，计算加权系数W_L(n+1)的公式如下：

W_L(n+1)＝W_L(n)+2μr1(n-L)y(n)，L＝0，1，2，…，M

在本实施例中滤波器阶数M＝7，因此，其计算公式为：

W_L(n+1)＝W_L(n)+2μr1(n-L)y(n)，L＝0，1，2，…，7

如图7所示，所述的输出调整电路包括整数乘法器(4)，该整数乘法器(4)两个输入端分别与串行LMS滤波器的输出信号y(n)及信号转换电路输出的调整信号m相连接，该整数乘法器(4)的输出端输出最终去除噪声的信号Y(n)。

需要强调的是，本发明所述的实施例是说明性的，而不是限定性的，因此本发明并不限于具体实施方式中所述的实施例，凡是由本领域技术人员根据本发明的技术方案得出的其他实施方式，同样属于本发明保护的范围。