一种整合处理器和硬件硅知识产权的单芯片系统

摘要

本发明是有关于整合处理器和硬件SIP的单芯片系统。该单芯片系统包括：一处理器具有一处理器核心以执行多个处理器指令。一硬件SIP用以执行一预定运算，其具有一输入缓冲器和一输出缓冲器，其中，输入缓冲器可接收传送至硬件SIP并由硬件SIP执行预定运算的数据，输出缓冲器可暂存硬件SIP执行预定运算后所产生的数据。一区域数据总线接口使用一区域数据总线以连接处理器及硬件SIP，用以让处理器核心能经由区域数据总线接口而传送数据至硬件SIP的输入缓冲器，进而由该硬件SIP执行预定运算。本发明还提供了另一种整合处理器和硬件SIP的单芯片系统，使用本发明能够提升单芯片系统的整体效能。

说明书

技术领域

本发明关于整合单芯片系统的技术领域，尤指一种整合处理器和硬件硅知识产权的单芯片系统。

背景技术

图1为现有单芯片系统(System on Chip；SoC)100的方块图。如图1所示，其包含一处理器110、一硬件硅知识产权(SIP，Silicon IntellectualProperty)120。该处理器110经由一系统总线访问该硬件SIP120。通常，系统总线为AHB(advance high-performance bus，先进高效能总线)系统总线130，如图1所示。

为了要增进硬件SIP120内部运算的处理效能，硬件SIP120常会在其内部内建一定数量的缓冲器121，其中，缓冲器121仅能透过AHB系统总线130访问。但AHB系统总线130的操作速度通常较慢，而且，AHB系统总线130的频宽也会限制缓冲器121数据传递的速度，并拖累该单芯片系统100的整体效能。

图1的架构中，硬件SIP120可以经由一直接存储器访问(Direct MemoryAccess；DMA)接口123与AHB系统总线130沟通。硬件SIP120另有一个AHB从装置125，用以让处理器110可以访问硬件SIP120内部的控制暂存器127以及内建的缓冲器121，进而来控制整个硬件SIP120的运作流程、及传递硬件SIP120运作时所需的数据及运算完成的数据。若硬件SIP120本身数据传递的数量非常大时，则会占用大量的AHB系统总线130频宽，且数据须经过操作速度较慢的AHB系统总线130来传递，造成整体运算的瓶颈。

针对上述问题，一种解决方法是使用总线矩阵(Bus Matrix)，其主要增加了多组不同的总线，依照各硬件SIP的应用不同而分组，透过整体的分析，减少数据传送时发生的碰撞以及其等待传送的时间，让单一总线的流量减少，达到总线充分利用的目的。然而，总线矩阵虽可解决现有系统总线频宽不足的问题，但由于数据传输的行程安排(scheduling)十分复杂，因此，现有整合单芯片系统的总线仍有改善空间。

发明内容

本发明的一个实施例提供了一种整合处理器和硬件硅知识产权的单芯片系统，以避免现有总线效能无法明显提升的问题。

该单芯片系统包含：

处理器，具有一处理器核心，该处理器核心用以执行处理器指令；

硬件SIP，用以执行至少一预定运算，该硬件SIP具有一输入缓冲器、一输出缓冲器及一硬件SIP核心，其中，所述输入缓冲器用以接收欲传送至所述硬件SIP核心的数据，所述硬件SIP核心对来自所述输入缓冲器的数据执行所述预定运算，所述输出缓冲器用以暂存所述硬件SIP核心执行预定运算后所产生的数据；以及

区域数据总线接口，通过区域数据总线连接所述处理器和所述硬件SIP，用以让所述处理器核心能经由所述区域数据总线接口而传送数据至所述硬件SIP的输入缓冲器，进而由所述硬件SIP核心执行预定运算。

较佳地，所述区域数据总线接口属于所述处理器核心中的内存配置图。

较佳地，所述硬件SIP进一步包含：至少一控制暂存器，所述控制暂存器连接至所述区域数据总线，用以控制所述硬件SIP核心所执行的预定运算。

较佳地，所述处理器进一步包含：系统总线接口，连接至所述处理器核心和一系统总线，所述处理器核心通过所述系统总线撷取所述处理器指令。

所述系统总线为一先进高效能总线。

本发明的另一个实施例提供了一种整合处理器和硬件硅知识产权的单芯片系统，以提升单芯片系统的整体效能。

该单芯片系统包含：

处理器，具有一处理器核心，该处理器核心用以执行处理器指令；

硬件SIP，用以执行预定运算，其中，该硬件SIP包含输入缓冲器、硬件SIP核心和输出缓冲器：所述输入缓冲器，用以接收传送至所述硬件SIP核心的数据；所述硬件SIP核心，连接至所述输入缓冲器和所述输出缓冲器，用以对来自所述输入缓冲器的数据执行所述预定运算；所述输出缓冲器，用以暂存该硬件SIP核心执行所述预定运算后所产生的数据；

多任务接口，具有一第一接口、一第二接口和一第三接口，其中，所述第三接口连接至所述输入缓冲器和所述输出缓冲器，所述多任务接口预设为所述第一接口与所述第三接口连通；以及

区域数据总线接口，通过区域数据总线连接所述处理器和所述第一接口，用以让所述处理器核心能经由所述区域数据总线接口而传送数据至所述输入缓冲器，进而由所述硬件SIP核心执行预定运算。

较佳地，所述区域数据总线接口属于所述处理器核心中的内存配置图。

较佳地，所述硬件SIP进一步包含：至少一控制暂存器，连接至所述第三接口，用以控制所述硬件SIP核心中所执行的预定运算。

较佳地，所述处理器进一步包含：系统总线接口，连接至所述处理器核心和一系统总线，所述处理器核心通过所述系统总线撷取所述处理器指令。

较佳地，所述硬件SIP进一步包含：先进高效能总线从装置，连接至所述第二接口和所述系统总线，所述先进高效能总线从装置具有一接口控制暂存器，当所述接口控制暂存器的存储值为使能值时，所述多任务接口为所述第二接口与所述第三接口连通，进而使得所述处理器核心可通过所述系统总线访问所述硬件SIP。

所述系统总线为一先进高效能总线。

从以上技术方案可见，本发明的技术方案在处理器和硬件SIP之间设置区域数据总线，经由区域数据总线来访问硬件SIP内建的缓冲器，包括输入缓冲器和输出缓冲器，这样，处理器核心访问硬件SIP内建的缓冲器的频率和处理器核心的操作频率相同，该访问频率不受系统总线的影响，与现有技术中通过AHB系统总线130访问硬件SIP相比，操作频率快上许多，从而提升单芯片系统的整体效能。

此外，硬件SIP中控制暂存器的寻址空间也可放入区域数据总线的寻址空间，处理器核心同样直接通过区域数据总线访问控制暂存器。当频繁操作硬件SIP时，本发明可以达到快速设定硬件SIP的目的，相反的，现有技术中处理器核心需先透过AHB系统总线130来设定硬件SIP，与本发明相较，其速度慢许多。

在上述另一实施例中，当处理器核心无需硬件SIP的辅助运算时，第二接口与第三接口连通，则区域数据总线的寻址空间立即释放给处理器核心自由调配使用。此时，对区域数据总线的寻址空间的任何读写操作和硬件SIP的行为无关，借此可以避免对硬件SIP的误操作，在这种架构的下，可增加使用区域数据总线的灵活性。

附图说明

图1是现有单芯片系统的方块图。

图2是本发明整合处理器和硬件SIP的单芯片系统的方块图。

图3为本发明区域数据总线的内存配置图的示意图。

图4是本发明整合处理器及硬件SIP的单芯片系统另一实施例的方块图。

主要组件符号说明：

100 单芯片系统               110 处理器

120 硬件SIP                  130 AHB系统总线

121 缓冲器                   123 直接存储器访问接口

125 AHB从装置                127 控制暂存器

210 处理器                   220 硬件SIP

230 区域数据总线接口

240 系统总线                 250 内存

260 区域数据总线

211 处理器核心               213 系统总线接口

221 输入缓冲器               223 输出缓冲器

225 控制暂存器               227 硬件SIP核心

229 直接存储器访问接口       410 多任务接口

420 先进高效能总线从装置

411 第一接口                 413 第二接口

415 第三接口                 421 接口控制暂存器

具体实施方式

图2是本发明整合处理器(CPU)和硬件SIP的单芯片系统的方块图，该单芯片系统包含一处理器210、一硬件SIP 220和一区域数据总线(LocalData Memory Bus；LDM Bus)接口230。

处理器210，具有一处理器核心211和一系统总线接口213，其中，处理器核心211执行多个处理器指令。

系统总线接口213，连接至处理器核心211和系统总线240。处理器核心211可经由系统总线接口213以撷取连接在系统总线240上的一内存250中所储存的多个处理器指令，并执行撷取的多个处理器指令。其中，系统总线240较佳地可为先进高效能总线(AHB)。

硬件SIP 220能执行至少一预定运算。该硬件SIP 220具有一输入缓冲器221、一输出缓冲器223、至少一控制暂存器225、一硬件SIP核心(SIP core)227和一直接存储器访问接口229。其中，输入缓冲器221连接至区域数据总线260和硬件SIP核心227，用以接收经由区域数据总线260欲传送至硬件SIP核心227的数据。

硬件SIP核心227对来自输入缓冲器221的数据执行预定运算。

输出缓冲器223连接至区域数据总线260和硬件SIP核心227，用以暂存硬件SIP核心227执行预定运算后所产生的数据，再经由区域数据总线260传送至处理器核心211。控制暂存器225连接至区域数据总线260和硬件SIP核心227，用以控制硬件SIP核心227所执行的预定运算。

直接存储器访问接口229连接硬件SIP核心227和系统总线240，以执行直接存储器访问。

区域数据总线接口230使用区域数据总线(LDM bus)260以连接处理器210和硬件SIP 220，用以让处理器核心211能经由区域数据总线接口230和区域数据总线260而传送数据至硬件SIP 220的输入缓冲器221，进而由硬件SIP核心227执行预定运算。

区域数据总线接口230属于处理器核心211中的内存配置图(memorymap)。内存配置图是指在地址空间中为各设备分配地址后形成的地址分配图。

对处理器核心211而言，区域数据总线260的访问方式也是依照内存配置图的方式使用，采用此种对应方式有利于程序的编写。图3为本发明区域数据总线(LDM Bus)260的内存配置图(memory map)的示意图，其中该内存配置图仅针对单一一个硬件SIP 220。在其它实施例中，也可对多个硬件SIP 220进行内存配置，该操作为本领域技术人员基于本发明的技术所能轻易完成，在此不予赘述。

如图3所示，区域数据总线260的寻址空间为16K字节。也就是说，处理器核心211设定区域数据总线260所对应内存寻址空间的大小为16K字节，其地址由0 x 0000至0 x 3FFF。其中，地址由0 x 0000至0 x 1FFF的8K字节指派给处理器核心211所执行的软件使用，而地址由0 x 2000至0 x 3FFF往上延伸的寻址空间即可提供给硬件SIP 220使用。

在本实施例中，硬件SIP 220的输入缓冲器221和输出缓冲器223共占用2K内存寻址空间，分别存放运算时所需数据和运算结果，处理器核心211可以透过区域数据总线260快速访问。输入缓冲器221的寻址空间为0 x 2000至0 x 23FF。输出缓冲器223的寻址空间为0 x 2400至0 x 24FF。

硬件SIP 220的控制暂存器225可依据其大小配置适当的内存寻址空间。在本实施例中，控制暂存器225的寻址空间为0 x 2800至0 x 28FF，借此控制整个硬件SIP 220的操作流程。在本实施例中，当硬件SIP 220包含一组运算缓存器(图中未示出)时，该组运算缓存器的寻址空间可以为0 x 2900至0 x 29FF。该组运算缓存器可存放矩阵运算时所需的数据。

处理器核心211的软件会先对输入缓冲器221做数据填写的操作，接下来对控制暂存器225进行设定，以确定预定的运算，代表对硬件SIP 220的操作，在此操作下，此时，硬件SIP 220内部会启动运算机制，读取输入缓冲器221的数据，运算后再写回输出缓冲器223。上述步骤完成之后，可由处理器核心211将运算完的数据读出，做进一步的运算。当该处理器核心211无须进一步运算该硬件SIP核心227所产生的数据时，该处理器核心211可继续操作硬件SIP 220，用以让硬件SIP 220中的直接存储器访问接口229将数据写回内存250，完成操作。

由上述说明可知，除了那些需硬件SIP 220使用直接存储器访问接口229写回内存250的将数据之外，所有的数据访问都在区域数据总线260上完成，因此相对执行速度会比现有系统快上许多。

使用区域数据总线260的方式对于区域数据总线260空间的使用效率更有帮助，而单芯片系统仅需增加些许的控制电路以及简单的控制步骤即可达到目的，可适合于多个硬件SIP 220同时架构在区域数据总线260上加速，并可由软件自由调配区域数据总线260空间时使用。

图4是本发明整合处理器和硬件SIP的单芯片系统另一实施例的方块图。其与图2主要差别是，本实施例的硬件SIP 220中新增一多任务接口410和一先进高效能总线(AHB)从装置420。

该多任务接口410具有一第一接口411、一第二接口413和一第三接口415，该第三接口415连接至输入缓冲器221和输出缓冲器223，其中，该多任务接口410预设为将第一接口411与第三接口415连通，进而使得处理器核心211可经由区域数据总线260访问输入缓冲器221、输出缓冲器223、和控制暂存器225。

先进高效能总线(AHB)从装置420，其连接至第二接口413和系统总线240，系统总线240可以为AHB系统总线。该先进高效能总线(AHB)从装置420具有一接口控制暂存器421，该接口控制暂存器421与多任务接口410相连，控制多任务接口410的连通方式。当该接口控制暂存器421的存储值被设置为1时，该多任务接口将第二接口413与第三接口415连通，该处理器核心211可经由系统总线240而访问硬件SIP 220。当该接口控制暂存器421的存储值被设为非1时，多任务接口410以预设方式连通。

如图4所示，当处理器核心211需要硬件SIP 220辅助运算时，将接口控制暂存器421的存储值设为0，此时，第一接口411与该第三接口415连通，那么，处理器核心211可经由区域数据总线260访问输入缓冲器221、输出缓冲器223和控制暂存器225。

当处理器核心211无需硬件SIP 220辅助运算时，将接口控制暂存器421的存储值设为1，此时，第二接口413与第三接口连通415，则区域数据总线260的寻址空间立即释放给该处理器核心211自由调配使用。此时，对区域数据总线260的寻址空间的任何读写操作和硬件SIP 220的行为无关，借此可以避免对硬件SIP 220的误操作，在这种架构的下，可增加使用区域数据总线260的灵活性。

综上所述，本发明技术方案针对硬件SIP 220的内建缓冲器的使用方式加以改进，达到快速访问的目的，减少系统总线240频宽的使用量。本发明技术方案利用区域数据总线260高速的访问效率，且其数据传输独立于系统总线240的优势，让区域数据总线260不仅能访问处理器核心211内建的缓冲器，更进一步可以访问硬件SIP 220内建的缓冲器，达到数据的快速传递及减少系统总线240的使用。

本发明技术方案经由区域数据总线260来访问硬件SIP 220内建的缓冲器，这样访问硬件SIP 220内建的缓冲器的频率和处理器核心211操作频率相同，与通过系统总线240访问硬件SIP 220内建的缓冲器相较，操作频率快上许多。

此外，控制硬件SIP 220中的控制暂存器225的寻址空间也可放入区域数据总线260的寻址空间，处理器核心211同样透过区域数据总线260访问控制暂存器225。当硬件SIP 220频繁的操作时，本发明可以达到快速设定硬件SIP 220的目的，相反的，现有技术中处理器核心需透过系统总线240来设定硬件SIP，其速度上与本发明相较之下慢许多。

综上所述，以上仅为本发明的较佳实施例而已，并非用于限定本发明的保护范围。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。