用于测量场效应晶体管的栅极隧穿泄漏参数的方法和结构

摘要

一种用于测量泄漏电流的结构(100)和方法。所述结构包括：在半导体衬底(175)中形成的体(105)；在所述硅体(105)的顶表面上的介质层(125/130)；以及在所述介质层(125/130)的顶表面上的导电层(110)，所述介质层(125/130)的第一区域具有第一厚度(T1)以及在所述导电层(110)与所述体(105)的所述顶表面之间的所述介质层(125/130)的第二区域具有第二厚度(T2)，所述第二厚度(T2)与所述第一厚度(T1)不同。所述方法包括，提供具有不同的第一介质区域(125/130)的面积和相同的第二介质区域(125/130)的面积或具有相同的第一介质区域(125/130)的面积和不同的第二介质区域(125/130)的面积的两个上述结构(100)，对于每一个结构(100)测量在所述导电层(110)与所述体(105)之间的电流并基于所述两个器件的所述电流测量和介质层(125/130)面积计算栅极隧穿泄漏电流。

说明书

技术领域

本发明涉及半导体晶体管领域；更具体而言，其涉及一种绝缘体上硅场效应晶体管以及一种用于测量场效应晶体管的栅极隧道泄漏参数的方法和结构。

背景技术

绝缘体上硅(SOI)技术采用覆盖支撑硅体晶片上的绝缘层的单晶硅层。在硅层中制造场效应晶体管(FET)。SOI技术使某些性能优点例如寄生结电容的减小成为可能，其在半导体工业中是有用的。

为精确建模SOI FET的行为，必须精确确定在沟道区域中从FET的栅极到体的隧穿电流。因为体接触的SOI FET的结构利用了相对大的面积的非沟道区域介质，其增加了从FET的栅极到非沟道区域的寄生泄漏电流，所以该电流难以测量。寄生泄漏电流可超过沟道区域泄漏电流，使得不可能精确建模。

因此，需要具有减小的非沟道栅极到体的泄漏的绝缘体上硅场效应晶体管和用于测量绝缘体上硅场效应晶体管的隧道泄漏电流的结构和方法。

发明内容

本发明利用了在同一个栅极电极之下具有薄和厚的介质区域的SOIFET作为隧穿泄漏电流测量器件，其中在所述栅极电极之下设置所述厚介质层邻近所述SOI FET体接触的上方。所述厚介质层最小化了寄生隧穿泄漏电流，否则所述隧穿泄漏电流将干扰从所述栅极电极在所述SOI FET的所述沟道区域中的薄介质隧穿泄漏电流的测量。

本发明的第一方面是一种结构，包括：在半导体衬底中形成的硅体；在所述硅体的顶表面上的介质层；以及在所述介质层的顶表面上的导电层，在所述导电层与所述硅体的所述顶表面之间的所述介质层的第一区域具有第一厚度，以及在所述导电层与所述硅体的所述顶表面之间的所述介质层的第二区域具有第二厚度，所述第二厚度与所述第一厚度不同。

本发明的第二方面是一种测量泄漏电流的方法，包括：提供第一和第二器件，其中每一个器件包括：在半导体衬底中形成的硅体；在所述硅体的顶表面上的介质层，所述介质层的第一区域具有第一厚度和所述介质层的第二区域具有第二厚度，所述第一厚度小于所述第二厚度；在所述介质层的顶表面上的导电层；从所述半导体衬底的顶表面在所述硅体的所有侧面上延伸到所述半导体衬底中的介质隔离；在所述半导体衬底中在所述硅体之下的掩埋介质层，所述介质隔离接触所述掩埋介质层；所述导电层的第一区域沿第一方向延伸以及所述导电层的第二区域沿第二方向延伸，所述第二方向与所述第一方向垂直；以及所述导电层的所述第一区域被设置在所述介质层的所述第一区域和所述介质层的所述第二区域的邻近的第一部分之上，所述导电层的所述第二区域被设置在所述介质层的所述第二区域的第二部分之上，所述介质层的所述第二区域的所述第二部分邻近所述介质层的所述第二区域的所述第一部分；以及对于所述第一和第二器件中的每一个进行在所述导电层与所述硅体之间的电流流动的测量。

附图说明

在附加的权利要求中阐明了本发明的特性。然而，通过参考示例的实施例的以下详细的说明并结合附图阅读时，将最好地理解本发明本身，其中：

图1A是根据本发明的第一和第二实施例的SOI FET的顶视图；

图1B是通过图1A的线1B-1B的截面图；

图1C是通过图1A的线1C-1C的截面图；

图1D是通过图1A的线1D-1D的截面图；

图2是根据本发明的第一实施例的示例性隧穿栅极电流测量结构的顶视图；

图3是根据本发明的第二实施例的示例性隧穿栅极电流测量结构的顶视图；

图4A是根据本发明的第三和第四实施例的SOI FET的顶视图；

图4B是通过图4A的线4B-4B的截面图；

图5是根据本发明的第三实施例的示例性隧穿栅极电流测量结构的顶视图；以及

图6是根据本发明的第四实施例的示例性隧穿栅极电流测量结构的顶视图。

具体实施方式

图1A是根据本发明的第一和第二实施例的SOI FET的顶视图。在图1A中，FET 100包括硅体105、具有第一区域115和垂直于第一区域115的一体的第二区域120的“T”形导电层110、以及介质层(例如栅极介质层)、薄介质区域125(例如薄栅介质区域)和厚介质区域130(例如厚栅极介质区域)。通过短划线示出了厚介质区域130。薄和厚介质区域125和130可以由单个一体的介质层形成、由两个分离但邻接的介质层形成或者厚区域130包括在下伏的第一介质层之上的第二介质层而薄区域125仅仅包括第二介质层。在导电层110的第一区域115的相对的各侧上在体105中形成第一和第二源极/漏极135和140。在体105中离开栅极110的第一区域115邻近栅极110的第二区域120的侧面150形成体接触区域145。沟槽隔离(TI)155围绕体105。第一柱接触160接触栅极110并且第二柱接触165接触体105的体接触区域145。

对于N沟道FET(NFET)器件，P-掺杂体105除了N+掺杂的第一和第二源极/漏极区域135和140以及P+掺杂的体接触区域145之外。对于P沟道FET(PFET)器件，N-掺杂体105除了P+掺杂的第一和第二源极/漏极区域135和140以及N+掺杂的体接触区域145之外。

导电层110的第一区域115具有宽度W和长度L。厚介质区域130在导电层110的第一区域115之下从导电层110的第二区域120延伸了距离D(例如具有宽度D)。

图1B是通过图1A的线1B-1B的截面图。在图1B中，沟槽隔离155物理接触掩埋氧化物层(BOX)170。BOX 170依次物理接触硅衬底175。因而体105与硅衬底175或任何邻近的器件电隔离。在图1B中，在导电层110之上形成层间(interlevel)介质层180以及柱第一和第二接触160和165延伸通过层间介质层180。在第一柱接触160与导电层110之间形成可选的金属硅化物接触185同时在第二柱接触165与体接触区域145之间形成可选的金属硅化物接触190。金属硅化物的实例包括硅化钛、硅化钽、硅化钨、硅化铂以及硅化钴。

薄介质区域125具有厚度T1并且厚介质区域130具有厚度T2。在一个实例中，T1是在约0.8nm与约1.5nm之间。在一个实例中T2是在约2nm与约3nm之间。薄介质区域125包括二氧化硅、氮化硅、高K材料、金属氧化物、Ta₂O₅、BaTiO₃、HfO₂、ZrO₂、Al₂O₃、金属硅酸盐、HfSi_xO_y、HfSi_xO_yN_z及其组合。厚介质材料130也可包括二氧化硅、氮化硅、高K材料、金属氧化物、Ta₂O₅、BaTiO₃、HfO₂、ZrO₂、Al₂O₃、金属硅酸盐、HfSi_xO_y、HfSi_xO_yN_z及其组合。薄和厚介质材料125和130包括相同或不同的材料。高K介质材料具有大于10的相对介电常数。

从导电层110到体105中存在三条隧穿电流泄漏路径。第一泄漏路径(对应隧穿泄漏电流I₁)从导电层110的第一区域115通过薄介质区域125到体105。第二泄漏路径(对应隧穿泄漏电流I₂)从导电层110的第一区域115通过厚介质区域130到体105。第三泄漏路径(对应隧穿泄漏电流I₃)从导电层110的第二区域120通过厚介质区域130到体105和体接触区域145。

图1C是通过图1A的线1C-1C的截面图。在图1C中，将第一和第二源极/漏极135和140分别对准到导电层110的第一区域115的相对的侧壁195和200。清楚起见，图1C(或图1A、1B或1D)中未例出间隔物，然而，本发明可应用于被制造为具有间隔物的器件。如本领域所公知，间隔物是在栅极电极的侧壁上形成的薄层并且将源极/漏极对准到间隔物的暴露的侧壁而不是栅极电极的侧壁。

图1D是通过图1A的线1D-1D的截面图。在图1D中，应该注意的是厚介质区域130没有在导电层110的全部的第二区域120之下延伸。

回到图1A和1B，栅极隧穿泄漏电流密度J是介质层材料、介质层材料和跨过介质层的电压(对于FET为V_T)的函数。在下列讨论中参考图1A和1B将是有益的。如图1B所示，FET 100的总的栅极到体的隧穿泄漏电流I_GB(此后的栅极隧穿泄漏)等于I₁+I₂+I₃。薄介质区域125的隧穿泄漏电流密度为J₁并且厚介质区域130的隧穿泄漏电流密度为J₂。通常，栅极隧穿泄漏电流I等于J乘以特定区域的介质的面积。因此，栅极隧穿泄漏电流I₁等于J₁·L(W-D)。栅极隧穿泄漏电流I₂等于J₂·L·D。栅极隧穿泄漏电流I₃等于J₂·A·B(在图1A中示出了A)。SOI FET 100的总的栅极隧穿泄漏由下式给出：

I_GB＝J₁·L(W-D)+J₂·L·D+J₂·A·B        (1)

当用作测量结构时，设计SOI FET 100以便I₃保持恒定，同时选择关系L·(W-D)>L·D和T2>T1以便I₁>I₂。

图2是根据本发明的第一实施例的示例性隧穿栅极电流测量结构的顶视图。在图2中，测试结构210包括第一SOI FET 215和第二SOI FET 220。第一SOI FET 215与图1A中的SOI FET 100相似，除了导电层110的第一区域115具有对应图1A中的宽度W的宽度WA以外。第二SOI FET 220与第一SOI FET 215相似，除了导电层110的第一区域115具有对应宽度WA的宽度WB以外。在本发明的第一实施例中WA不可以等于WB，目的是形成具有不同的薄介质面积而其它相同的两个SOI FET。

SOI FET 215的总的栅极隧穿泄漏电流(参考图1A和1B如前面所讨论的，假定通过导电层110的第二区域120的电流是可忽略的)可表示为I_GBA＝I_1A+I_2A+I_3A，其中I_1A＝J₁·L(WA-D)，I_2A＝J₂·L·D以及I_3A＝J₂·A·B以给出：

I_GBA＝J₁·L(WA-D)+J₂·L·D+J₂·A·B       (2)

以及SOI FET 220的总的栅极隧穿泄漏电流可表示为I_GBB＝I_1B+I_2B+I_3B，其中I_1B＝J₁·L(WB-D)，I_2A＝J₂·L·D以及I_3A＝J₂·A·B以给出：

I_GBB＝J₁·L(WB-D)+J₂·L·D+J₂·A·B        (3)

以及从I_GBB中减去I_GBA，重新排列得到：

I_GBA-I_GBB＝J₁·L(WA-WB)        (4)

由于可以通过施加跨过柱接触160和165的电压然后测量流动通过柱接触160和165的电流来测量I_GBA和I_GBB，并使用WA、WB、A、B作为已知值(设计值加制造偏差)，可以求解J₁。已知J1，可计算得到具有与薄介质区域125相同的薄介质层的任何SOI FET的I₁。然后同样可以计算J₂和I₂。在相同电压下测量I_GBA和I_GBB。在一个实例中，在常规(单厚度栅极介质)SOI FET的阈值电压(V_T)下测量I_GBA和I_GBB。

图3是根据本发明的第二实施例的示例性隧穿栅极电流测量结构的顶视图。在图3中，测试结构225包括第一SOI FET 230和第二SOI FET 235。第一SOI FET 230与图1A中的SOI FET 100相似，除了厚介质区域130在导电层110的第一区域115之下从导电层110的第二区域120延伸了对应图1A中的距离D的距离DA(例如在导电层110的第二区域120之下的厚介质区域130的区域具有宽度DA)。第二SOI FET 235与第一SOIFET 230相似，除了厚介质区域130从导电层110的第二区域120在导电层110的第一区域115之下延伸了对应距离DA的距离DB(例如在导电层110的第二区域120之下的厚介质区域130的区域具有宽度DA)之外。在本发明的第二实施例中DA不可以等于DB，目的是形成具有不同的薄介质面积而其它相同的两个SOI FET。

SOI FET 230的总的栅极隧穿泄漏电流可表示为I_GBA＝I_1A+I_2A+I_3A，I_1A＝J₁·L(W-DA)，I_2A＝J₂·L·DA以及I_3A＝J₂·A·B以给出：

I_GBA＝J₁·L(W-DA)+J₂·L·DA+J₂·A·B      (5)

以及SOI FET 235的总的栅极隧穿泄漏电流可表示为I_GBB＝I_1B+I_2B，其中I_1B＝J₁·L(W-DB)，I_2B＝J₂·L·DB以及I_3A＝J₂·A·B以给出：

I_GBB＝J₁·L(W-DB)+J₂·L·DB+J₂·A·B         (6)

由于可以通过施加跨过柱接触160和165的电压测量然后测量流动通过柱接触160和165的电流来测量IGBA和IGBB，并且使用L、W、DA和DB、A、B为已知值(设计值加制造偏差)，并且公式(5)和(6)提供了具有两个未知数的两个等式，可求解J1和J2。已知J1和J2，可计算得到具有与薄介质区域125相同的薄介质层的任何SOI FET的I₁和I₂。

图4A根据本发明的第三和第四实施例的SOI FET的顶视图。在图4A中，SOI FET 240与图1A中的SOI FET相似，有以下例外：

SOI FET 240基本上关于通过并垂直于体105的中心轴245对称以及导电层110A是“H”形的。导电层110A的第一区域115位于垂直于第一区域115的一体的第二和第三区域120之间。薄介质区域125位于(短划线限定的)第一与第二厚介质层130之间。在体105中邻近栅极110A的第一和第二区域120的侧面150形成第一和第二体接触区域145。第一柱接触160接触栅极110并且第一和第二柱接触165接触体接触区域145。导电层110A的第一区域115具有宽度W以及长度L。厚介质区域130从导电层110A的第一和第二区域120在导电层110A的第一区域115下延伸了距离D。

当用作测量结构时，设计SOI FET 240使I₃保持恒定，同时L·(W-D)>L·D和T2>T1以使I₁>I₂。

图4B是通过图4A的线4B-4B的截面图。在图4B中，从导电层110A到体105中存在五条隧穿电流泄漏路径。第一泄露路径(对应隧穿泄漏电流I₁)从导电层110的第一区域115通过薄介质区域125到体105。第二和第三泄漏路径(对应隧穿泄漏电流I₂)从导电层110的第一区域115通过第一和第二厚介质层130到体105。第四和第五泄漏路径(对应隧穿泄漏电流I₃)从导电层110的第二和第三区域120通过分别的第一和第二厚介质层130到分别的体105和体接触区域145。

图5是根据本发明的第三实施例的实例性隧穿栅极电流测量结构的顶视图。在图5中，测试结构250包括第一SOI FET 255和第二SOI FET 260。第一SOI FET 255与图4A的SOI FET 240相似，除了导电层110的第一区域115具有对应图4A中的宽度W的宽度WA之外。第二SOI FET 260与第一SOI FET 255相似，除了导电层110A的第一区域115具有对应宽度WA的宽度WB之外。在本发明的第三实施例中WA不可以等于WB，目的是形成具有不同的薄介质面积而其它相同的两个SOI FET。

源自本发明的第一实施例的公式(1)I_GBA-I_GBB＝J₁·L(WA-WB)可应用于本发明的第三实施例。在本发明的第三实施例中通过消除边缘消除了图2中栅极110之下的体105的边缘处引入的栅极隧穿泄漏电流的误差。

再一次，通过施加跨过柱接触160和165的电压然后测量流动通过柱接触160和165的电流来测量I_GBA和I_GBB，并且在一个实例中，在常规(单厚度栅极介质)SOI FET的阈值电压(V_T)下测量I_GBA和I_GBB。

图6是根据本发明的第四实施例的示例性隧穿栅极电流测量结构的顶视图。在图6中，测试结构265包括第一SOI FET 270和第二SOI FET 275。第一SOI FET 270与图4A中的SOI FET 240相似，除了厚介质层130从导电层110A的第二和第三区域120在导电层110A的第一区域115的每一侧之下延伸了对应图4A中的距离D的距离DA之外。第二SOI FET 275与第一SOI FET 270相似，除了厚介质区域130从导电层110A的第二和第三区域120在导电层110A的第一区域115的每一侧之下延伸了对应距离DA的距离DB。在本发明的第四实施例中DA不可以等于DB，目的是形成具有不同的薄介质面积的而其它相同的两个SOI FET。

下列两个公式中的两个未知数J₁和J₂可以以相似于前述公式(5)和(6)的方式得到：

I_GBA＝J₁·L(W-DA)+2·J₂·L·DA+2·J₂·A·B     (7)

I_GBB＝J₁·L(W-DB)+2·J₂·L·DB+2·J₂·A·B     (8)

再一次，通过施加跨过柱接触160和165的电压然后测量流动通过柱接触160和165的电流来测量I_GBA和I_GBB，并且在一个实例中，在常规(单厚度栅极介质)SOI FET的阈值电压(V_T)下测量I_GBA和I_GBB。

本发明的第四实施例通过消除边缘消除了图3的栅极110之下的体105的边缘处引入的栅极隧穿泄漏电流的误差。

因此，本发明提供了一种具有减小的非沟道栅极到体泄漏的绝缘体上硅场效应晶体管和一种用于测量绝缘体上硅场效应晶体管的隧道泄漏电流的结构和方法。

为了理解本发明，以上给出的本发明的实施例的说明。应该理解本发明不局限于在其中说明的具体实施例，而是能使各种修改，重新组合和替换对于本领域的技术人员变得显而易见而不背离本发明的范围。因此，旨在下列权利要求覆盖落入本发明真正精神和范围内的所有这样的修改和改变。