快闪式内存及操作一快闪式内存的方法

摘要

本发明提供一种操作一快闪式内存的方法。该快闪式内存包含一控制器、一快取区及多个区块。借由利用一快取区自主机预先加载数据，可使控制器的缓冲区小于单一区块的容量或者完全省掉缓冲区，而数据传输仍能保持顺利进行。

说明书

技术领域

本发明是关于一种操作一快闪式内存的方法。更具体而言，本发明是关于一种操作一具有一快取区及多个不同区块的快闪式内存的方法。

背景技术

在世界各地所广泛使用的快闪式内存配备有一控制器及缓冲区。通常，在存取快闪式内存时，控制器将数据从主机预先加载缓冲区中。然后，控制器将预先加载的数据通过一快取区写入至快闪式内存的各区块。因此，缓冲区容量不能小于单一区块。

随着半导体技术的发展，区块容量随之增大，且快闪式内存的密度亦在增大。为确保顺利进行数据传输，区块容量的增大使得亦必需增大缓冲区的容量。然而，使用愈大的缓冲区即意味着控制器的制造成本愈高。

因此，在不增大缓冲区容量的情况下使数据传输顺利进行甚为重要。

发明内容

本发明的主要目的是提供一种操作一快闪式内存的方法。该快闪式内存包含一快取区，该快取区用以于数据传输期间在将数据储存于快闪式内存中之前从主机预先加载该数据。

借由使用快取区，该快闪式内存的控制器可不再使用缓冲区，或者可使用一小于快闪式内存单一区块的缓冲区。由此使数据传输保持顺利进行。为达成该目的，将该内存的各区块划分成不同的数据传输类别。

在参阅图式及随后描述的实施方式后，此技术领域具有通常知识者便可了解本发明的其它目的，以及本发明的技术手段及实施态样。

附图说明

图1为本发明的一较佳实施例；

图2a-2c为该较佳实施例的操作的例示图；

图3为图1所示较佳实施例的操作的一流程图；

图4为本发明的另一较佳实施例；以及

图5为图4所示较佳实施例的操作的一流程图。

主要组件符号说明：

1：快闪式内存                   2：快闪式内存

11：控制器                      12：区块储存区

13：快取区                      21：控制器

22：区块储存区                  23：快取区

101：数据                       102：数据

120：区块                       121：第二区域

122：第一区域                   123：第三区域

201：数据                       211：缓冲区

221：第二区域                   222：第一区域

223：第三区域

具体实施方式

在下文说明中，将参照实施例来说明本发明，其是关于一种操作一快闪式内存的方法以及一种用于以新颖方式储存数据的快闪式内存。然而，本发明的实施例并非用以将本发明限定至任何特定的环境、应用或实施方式。因此，下文对实施例的说明仅是出于阐释而非限定目的。需说明者，在以下实施例及图式中，与本发明非直接相关的组件已省略而未显示。

图1是显示本发明的较佳实施例，其为一快闪式内存1，包含一控制器11、一区块储存区12、以及一快取区13。区块储存区12包含多个区块，例如图1中所示的区块120。各该区块的容量适可分为多个分页，其中各该分页包含多个区段。在该较佳实施例中，一个分页包含八个区段。更具体而言，对于多级储存(multi-level-cell；MLC)快闪式内存，一个区块包含128个分页。

区块储存区12是用以储存来自主机的数据，耦合至区块储存区12及控制器11的快取区13则用以预先加载该数据。耦合至快取区13的控制器11是用以判断该数据的容量是否满足一预定规则，以产生一判断结果并根据该判断结果而将该数据置入该快取区。该预定规则及该判断结果的详情将于下文予以说明。

在写入周期期间，快闪式内存1从主机(例如一PC)接收数据101，同时控制器11通过快取区13将数据101置入区块储存区12。由于控制器11每次仅将一个分页写入区块储存区12中，因而快取区13中被置入区块储存区12中的预先加载的数据101等于一个分页。在这种情形中，一个分页可保持4K字节的数据。

当来自主机的数据101不足一分页时，控制器11便将数据101预先加载快取区13中，从区块储存区12取出临时数据，并发送该临时数据至快取区13以填补该分页。然后，控制器11写入数据101及该临时数据至区块储存区12的一区块。

为达成上述操作，控制器11将区块储存区12划分成三种区块。在图2a-2c中，区块储存区12包含一第二区域121、一第一区域122及一第三区域123。第一区域122、第二区域121及第三区域123分别包含至少一区块。以下实例是例示快闪式内存1的操作。假定数据101仅包含六个区段而不足一个完整分页的八个区段，图2a例示控制器11将数据101置入快取区13。图2b例示控制器11从第三区域123取出具有二区段的数据102，并发送至快取区13。数据102先前是储存于第三区域123中并相关于数据101。数据102被标记为数据101的补充数据。一旦数据101被传输至控制器11，控制器便决定自第三区域123取出数据102。图2c例示控制器11写入一个兼具数据101及数据102的分页至第一区域122。当第一区域122达到其具有多个分页的容量时，控制器11便移除第一区域122的内容并将其置于第二区域121中。然后，第一区域122便能够自主机接收新数据。亦即，控制器11先将数据置入第一区域122，然后于第一区域122填满时将该数据移动至第二区域121。

当第一区域122接收到具有冗余区段的数据时，该数据并不包含完整的分页。因此，控制器11不将具有冗余区段的数据写入第一区域122，而是写入第三区域123。亦即，控制器11将该数据置入第一区域122，然后于第一区域122未填满时将该数据移动至第三区域12。在该实施例中，快闪式内存1的控制器11不需要使用一缓冲区暂时储存来自主机的数据。快闪式内存1的快取区13被分配用以于数据被写入区块储存区12的前缓冲该数据。

图3显示快闪式内存1的操作的一流程图。在步骤111中，由控制器11接收具有冗余区段的数据，其中该数据并不包含完整的分页。在步骤112中，将该具有冗余区段的数据暂时储存于快取区13中。在步骤113中，将该具有冗余区段的数据写入至第三区域123。

图4显示本发明的另一较佳实施例。该较佳实施例为一快闪式内存2，包含一控制器21、一区块储存区22及一快取区23。区块储存区22包含多个区块。各区块的容量适可分为多个分页，其中各分页分别包含多个区段。如上所述，对于多级储存快闪式内存，一个区块包含128个分页，且该16千兆位内存包含4096个区块。与前一实施例的主要区别在于，此处的控制器21包含一缓冲区211。区块储存区22包含一第二区域221、一第一区域222及一第三区域223。各区块适可分为多个具有不同地址的分页。快闪式内存2从一主机接收数据201。

图5显示快闪式内存2的操作的一流程图。将数据201在通过快取区23传输至区块储存区22之前暂时储存于缓冲区211中。在步骤301中，主机决定第一区域222中用于传输数据201的至少一地址。在步骤302中，主机将数据201传输至控制器21的缓冲区211。在步骤303中，控制器21产生一判断结果，以指示数据201的传输是否使用先前数据，该先前数据是储存于第二区域221或第三区域223中。若数据201的传输是使用先前数据—此意味着数据201将从快取区23的中间位置写入快取区23，则执行步骤304以增加一补充数据至数据201，藉以填充快取区23的中间位置之前的空位。然后，执行步骤305，以将数据201自缓冲区211写入至快取区23。而若数据201的传输未使用先前数据，则在步骤303之后紧接着执行步骤305。

在步骤306中，控制器21检查主机是否停止传输数据。若主机未停止传输数据，则执行步骤307，以检查快取区23是否填满。若快取区23未填满，则该流程进行至步骤305。反之，该流程进行至步骤308，以由控制器21将快取区23中的数据写入至第一区域222。

在步骤306中，若主机停止传输数据，则产生一传输状态，然后执行步骤309以检查快取区23是否填满。若快取区23尚未填满，则该流程继续进行步骤310，以驱使下一数据传输不利用来自步骤303的先前数据。在步骤311中，控制器21将快取区23中的数据写入至第三区域223。相反，若快取区23填满，则执行步骤312以驱使下一数据传输利用来自步骤303的先前数据。在步骤313中，控制器21将快取区23中的数据写入至第一区域222。需注意，步骤311或步骤313是在控制器21执行用以存取区块储存区22的命令时执行。在另一实施例中，步骤308、311及313至少其中之一包含执行纠错码(ErrorCorrection Code；EEC)操作的步骤。

当第一区域222填满时，控制器21将第一区域222的数据移动至第二区域221，并抹除第一区域222以供储存来自主机的新数据。

借由利用快闪式内存中的快取区自主机预先加载数据，可使控制器的缓冲区小于单一区块或完全省掉缓冲区。此时，数据传输仍能保持顺利进行。

该流程中各步骤的次序并非是对本发明的限定。熟习此项技术者在阅读本说明书后可修改其次序。举例而言，步骤313可于步骤312之前执行，且步骤311可于步骤310之前执行。

上述的实施例仅用来例举本发明的实施态样，以及阐释本发明的技术特征，并非用来限制本发明的范畴。任何熟悉此技术者可轻易完成的改变或均等性的安排均属于本发明所主张的范围，本发明的权利范围应以申请专利范围为准。