用于衬垫下ESD和衬垫下有源区接合的接合垫叠层

摘要

用于衬垫下ESD和衬垫下有源区接合的接合垫叠层。一种布局改进与内层介电(ILD)材料改进的结合，以提供接合垫叠层，其仅具有一个或两个衬垫金属层，并且对于电路中的金(Au)和铜(Cu)引线都是鲁棒的。布局改进包括去除在顶部金属层和该顶部金属层之下的金属层之间位于钝化开口之下的区域(放置探针末端以及接合引线的位置)中的所有通路。这允许没有通路间断的更均匀的材料，因此降低了ILD中的应力集中点。ILD材料改进包括除了氧化硅层之外还添加一氮化硅层。传统上，ILD由旋涂或高密度等离子体(HDP)氧化物构成。在最高ILD层上的氧化物上生长氮化硅薄层提供一种显著增加了韧性的复合物，避免裂纹或其他损伤传入下面的有源电路和布线。

说明书

技术领域

本发明涉及集成电路结构，且特别涉及一种仅具有一层或两层衬垫金属层，用于电路中金和铜引线的鲁棒的接合垫叠层。

背景技术

集成电路结构一般包括多个输入/输出(I/O)衬垫，其帮助集成电路电连接到外部器件。一种广泛应用的电连接技术是引线接合法，其将薄的金(Au)或铜(Cu)引线热超声地接合到I/O衬垫(通常称作“接合垫”)。

图1示出标准接合垫叠层100的截面图。该接合垫叠层100包括多个铝(Al)或Cu金属化层，在该情况下金属化层为层M1-M4，它们通过内部介电(ILD)材料102彼此隔开，典型地，该内部介电(ILD)材料102为淀积的二氧化硅(SiO2)。为了连接各个金属化层M1-M4，通常将导电通路104形成于接合垫之下，以提供所需电路特性。典型地由氮化硅构成的钝化材料层106被形成在顶部金属化层之上，该情况下该顶部金属化层为层M4，并被图案化以暴露层M4的上表面区域108以作为接合垫。

常规引线接合技术给予标准接合垫设计很大的应力，通常导致在接合垫下的内部层(ILD)中的裂纹。这些裂纹趋向于传播通过电路结构，并会导致电流泄漏和/或性能退化。

鉴于由引线接合导致的上述问题，通常避免将有源电路元件置于集成电路管芯直接位于接合垫之下的管芯区域中。虽然这有助于降低裂纹的风险，但是由于在将整个表面都算作管芯的情况下，接合垫占据了很大的比例，那么禁止将有源电路置于接合垫之下就会导致管芯尺寸不希望有的增加。而且，虽然过去典型地有三或四层金属层位于接合垫区域中的有源电路元件之上，但是期望有更多数量的电路应用具有直接将有源电路置于接合垫之下的灵活性。

图2示出意图解决上述问题的已知的接合垫叠层设计200。该接合垫叠层设计200包括例如氮化硅的内层介电(ILD)层202，形成于有源电路204之上。上部金属层206形成于ILD202上。接合垫叠层设计200在上部金属层206之上提供一额外钝化氮化物层208，而不是如图1的标准接合垫叠层的情况中那样直接对上部金属层的接合垫提供引线接合。之后，例如铝(Al)或铜(Cu)的金属层在该额外的钝化层上形成并被图案化，以提供接合垫210。

虽然图2的接合垫叠层200提供了比图1的标准接合垫叠层100更鲁棒的设计，增强了接合垫下的有源电路的生存能力，但是它的实现需要附加的掩模层且增加了成本和生产周期。

发明内容

本发明使用布局改进与内层介电(ILD)材料改进的结合以提供接合垫叠层，其仅具有一个或两个衬垫金属层，并且对于电路中的金(Au)和铜(Cu)引线都是鲁棒的。布局改进包括去除顶部金属层和该顶部金属之下的金属层之间位于钝化开口之下的区域(放置探针末端以及接合引线的位置)中的所有通路。这允许没有通路间断的更均匀的材料，因此降低了ILD中的应力集中点。ILD改进包括除了氧化硅层之外还添加氮化硅层。传统上，ILD由旋涂(spun-on)或高密度等离子体(HDP)氧化物构成。在最高ILD层上的氧化物上生长氮化硅薄层提供一种显著增加韧性的复合物，避免裂纹或其他损伤传入下面的有源电路和布线。实现这种设计需要淀积或生长一额外的材料层，并且使用与标准工艺流程相同的通路掩模用于顶部金属层通路。由此，没有额外的掩模成本，无需新的工艺步骤。

将参考本发明的下列详细描述以及附图来更全面的了解和认识本发明各个方面的特征和优势，其中呈现了应用了本发明概念的示例性实施例。

附图说明

图1是示出标准接合垫叠层的截面图。

图2是示出一种已知的接合垫叠层设计的截面图，该接合垫叠层设计意图解决由到接合垫的引线接合导致的裂纹损坏。

图3是示出依照本发明概念的接合垫叠层设计的截面图。

图4是示出依照本发明概念的接合垫叠层设计的可选实施例的截面图。

具体实施方式

图3示出依照本发明的接合垫叠层300的实施例。该图3的结构300包括多个下部导电层M1和M2(例如Al或Cu)，其中每一个具有的宽度小于或等于最大宽度w。每一个下部导电层M1、M2具有形成于其间的介电材料302，典型为淀积的氧化硅。本领域技术人员将认识到可以公知的方式在导电层M1和导电层M2之间形成导电通路。该接合垫叠层300还包括一顶部导电层M3(例如Al或Cu)，其形成于下部导电层M1、M2之上并由介电材料302与层M1和M2隔开。同样，本领域技术人员将认识到可以公知的方式在顶部导电层M3和/或层M1和M2之间形成导电通路。如图3中所示，该顶部导电层M3具有大于下部导电层M1和M2的最大宽度w的第二宽度，从而该顶部导电层具有形成于下部导电层M1和M2之上的第一部分以及延伸超过下部导电层M1和M2的宽度的第二部分304。

第一钝化层306，典型为氮化硅，淀积在顶部导电层M3之上并图案化，以提供穿过第一钝化层306的开口以暴露顶部导电层M3的第二部分304的上表面区域308。

依照本发明的概念，导电接合垫层310(例如Al或Cu)形成于第一钝化层306之上且图案化，使得该接合垫层310具有第一部分和第二部分，该第一部分在顶部导电层M3的第一部分之上延伸，但是通过第一钝化层306而与顶部导电层M3隔开，该第二部分在顶部导电层M3的第二部分304之上延伸并穿过第一钝化层306中的开口，以提供与顶部导电层M3暴露的上表面区域308的电接触，如图3所示。

例如氮化硅或苯并环丁烯(BCB)基聚合物介电材料的第二钝化层312形成于导电衬垫层310上并图案化，以在第二钝化层312中提供开口以暴露导电衬垫层310的第一部分上，即下部导电层M1和M2之上的接合垫上表面区域314。

本领域技术人员将认识到引线接合结构可以随后依照工业中公知的技术形成于接合垫314上。

图4示出依照本发明的接合垫叠层300的实施例。该图4的结构400与图3的结构300的区别在于，该结构400用通路来提供导电接合垫层410和顶部导电层M3之间的电连接。

更具体地，图4的结构400包括多个下部导电层M1和M2(例如Al或Cu)，其中每一个具有的宽度小于或等于最大宽度w。每一个下部导电层M1、M2具有形成于其间的介电材料402，典型为淀积的氧化硅。本领域技术人员将认识到可以公知的方式在导电层M1和导电层M2之间形成导电通路。该接合垫叠层400还包括一顶部导电层M3(例如Al或Cu)，其形成于下部导电层M1、M2之上并由介电材料402与层M1和M2隔开。同样，本领域技术人员将认识到可以公知的方式在顶部导电层M3和/或层M1和M2之间形成导电通路。如图4中所示，该顶部导电层M3具有大于下部导电层M1和M2的最大宽度w的第二宽度，从而该顶部导电层具有形成于下部导电层M1和M2之上的第一部分以及延伸超过下部导电层M1和M2的宽度的第二部分404。

第一钝化层406，典型为氮化硅，淀积在顶部导电层M3上并图案化，以提供穿过第一钝化层406的通路开口以暴露顶部导电层M3的第二部分404的上表面区域。之后，形成导电通路408(例如Tu)穿过该些通路开口并与顶部导电层M3电接触。

依照本发明的概念，导电接合垫层410(例如Al或Cu)形成于第一钝化层406上且图案化，使得该接合层410具有第一部分和第二部分，该第一部分在顶部导电层M3的第一部分之上延伸，但是通过第一钝化层406而与顶部导电层M3隔开，该第二部分在顶部导电层M3的第二部分304之上延伸，其与通路408电接触以提供接合垫层410和顶部导电层M3的暴露表面区域之间的电接触，如图4所示。

例如氮化硅或苯并环丁烯(BCB)基聚合物介电材料的第二钝化层412形成于导电衬垫层410上并图案化，以在第二钝化层412中提供开口以暴露导电衬垫层410的第一部分上，即下部导电层M1和M2之上的接合垫上表面区域414。

如图3和图4的实施例所示例的，依照本发明的接合垫叠层的实现需要淀积/生长仅一个额外的材料层，且为顶部金属通路使用与标准工艺流程相同的通路掩模。因此，没有任何重新分配方案所需的额外的掩模成本或工艺步骤。

应当理解的是，已经以实例的方式提供了前述本发明的特定实施例，并且在不背离表示在附加的权利要求及其等价物中的本发明的范围和精神下，本领域技术人员可以进行其他改进。