用于窄间隙隔离区的自对准沟槽填充

摘要

使用自对准沟槽填充来隔离高密度集成电路中的装置。于装置之间的衬底中形成深、窄沟槽隔离区。所述沟槽区包含两个沟槽部分。用沉积电介质填充定位于第二沟槽部分上的第一沟槽部分。用生长电介质填充所述第二沟槽部分。通过生长介电材料来填充所述下部沟槽部分实现了介电材料在所述下部部分内的均匀分布。通过沉积介电材料来填充所述上部沟槽部分实现了材料在所述上部部分中的均匀分布，同时(例如)还防止所述电介质侵入装置沟道区中。可通过在蚀刻形成于所述装置的所述衬底上的一个或一个以上层之后或作为所述蚀刻的一部分蚀刻所述衬底以形成所述沟槽区来制造装置。这可确保在沟槽隔离区之间的装置的栅极与沟道区的对准。

说明书

优先权主张

本申请案是2004年11月23日申请的Jack H.Yuan的题为“SELF-ALIGNEDTRENCH FILLING WITH HIGH COUPLING RATIO”的第10/996,030号美国专利申请案的部分接续申请案，所述专利申请案全文以引用的方式并入本文中。

相关申请案的交叉参考

交叉参考以下申请案，且其全文以引用的方式并入本文中。

同时申请的Jack H.Yuan的题为“MEMORY WITH SELF-ALIGNED TRENCHESFOR NARROW GAP ISOLATION REGIONS”的第XX/XXX,XXX号(代理人案号SAND-01071US1)美国专利申请案。

技术领域

本发明的实施例针对于例如非易失性存储器的高密度半导体装置，以及用于隔离高密度半导体装置中的组件的系统和方法。

背景技术

通过电连接共享共同衬底的多个隔离装置来建构集成电路。当在共同衬底上或在共同衬底中形成多个装置时，必须使用隔离技术来隔离单独装置。随着集成电路的密度持续增加，可用于隔离装置的空间趋于减小。随着装置尺寸的减小，装置间的寄生电流和电荷可能更成为问题，从而使隔离技术成为集成电路制造的关键部分。

举例来说，在例如快闪存储器的非易失性半导体存储器装置中，由共同衬底建构许多单独的存储元件以形成存储器阵列。必须使用隔离技术使这些单独的存储元件彼此隔离。在快闪存储器系统的一个实例中，使用NAND结构。NAND结构包含串联排列的、夹在两个选择栅极之间的多个晶体管，所述串联的晶体管和所述选择栅极被称作NAND串。通常在装置制造过程期间使用隔离技术来提供共享共同衬底的相邻NAND串之间的电隔离。

存在许多技术用于隔离NAND快闪存储器中的装置和其它类型的半导体装置。在硅的局部氧化(LOCOS)技术中，在衬底的表面上生长或沉积氧化物，随后在所述氧化物层上沉积氮化物层。在对这些层进行图案化以暴露所需的隔离区域并覆盖所需的活性区域之后，在这些层和衬底的一部分中蚀刻出沟槽。接着在所暴露的区上生长氧化物。所生长的氧化物通常在所沉积的氮化物下方生长，从而使氧化物侵入活性区中(常被称作鸟嘴)。这种侵入可能引起应力，并最终引起硅中的缺陷。此外，所述侵入减小了可用于建构装置的活性区域，这限制了可在集成电路中达成的密度。另外，因为在形成例如用于制造装置的浮动栅极的导电层的层之前形成沟槽，所以LOCOS技术可引起对准问题。随后形成的浮动栅极材料在两个预先界定的沟槽之间可能不会适当对准。

已通过使用例如侧壁遮蔽隔离(SWAMI)的技术来对这些工艺进行改进，以减少对活性区域的侵入。在SWAMI中，在形成氧化物之前在沟槽壁上形成氮化物以减少氧化物的侵入和鸟嘴的形成。虽然这种工艺提供对常规LOCOS的改进，但沟槽中的氮化物在氧化期间上升，从而导致对活性区域的侵入。由于氧化物在那个区的生长受到约束，所以这种技术还在沟槽的隅角处产生过多的应力。另外，在装置制造之前形成沟槽导致上述对准问题。

因此，需要一种隔离技术，其可有效地隔离高密度半导体集成电路中的装置，同时解决上文指出的现有技术的缺点。

发明内容

本发明提供用以隔离高密度集成电路中的装置区的自对准沟槽填充。深、窄沟槽隔离区形成于装置之间的衬底中。沟槽区包含两个沟槽部分。定位于第二沟槽部分上的第一沟槽部分用沉积电介质填充。第二沟槽部分用生长电介质填充。通过生长介电材料来填充下部沟槽部分在下部部分内提供介电材料的均匀分布。通过沉积介电材料来填充上部沟槽部分在上部部分中提供材料的均匀分布，同时(例如)还防止电介质侵入装置沟道区中。可通过在蚀刻形成于用于装置的衬底上的一个或一个以上层之后或作为所述蚀刻的一部分蚀刻衬底以形成沟槽区来制造装置。这可确保在沟槽隔离区之间的装置的栅极与沟道区的对准。

在一个实施例中，提供一种制造非易失性存储器装置的方法，其包含在衬底中在形成于衬底上的第一电荷存储区与第二电荷存储区之间形成沟槽隔离区。形成沟槽隔离区包含形成在衬底中在第一与第二电荷存储区之间的第一沟槽部分和在衬底中在第一与第二电荷存储区之间的第二沟槽部分。第一电荷存储区和第二电荷存储区在形成隔离沟槽之前形成。第一介电材料经沉积以至少部分地填充第一沟槽部分。第二介电材料经生长以至少部分地填充第二沟槽部分。

在一个实施例中，提供一种非易失性存储器，其包含衬底、形成于衬底上的第一电荷存储区和形成于衬底上的第二电荷存储区。存储器进一步包含沟槽隔离区，其在衬底中在第一电荷存储区与第二电荷存储区之间形成。沟槽隔离区包含第一沟槽部分和第二沟槽部分。第一沟槽部分至少部分地用沉积电介质填充，且第二沟槽部分至少部分地用生长电介质填充。

在一个实施例中，提供一种制造集成电路的方法，其包含在衬底上形成至少一层，蚀刻穿过所述至少一层以界定衬底上的所述至少一层的第一部分和第二部分，蚀刻衬底的至少一第一部分以界定衬底中在所述至少一层的第一部分与第二部分之间的第一沟槽部分，蚀刻衬底的至少一第二部分以界定衬底中在所述至少一层的第一部分与第二部分之间的第二沟槽部分，沉积第一介电材料以填充第一沟槽部分的至少一部分，以及生长第二介电材料以填充第二沟槽部分的至少一部分。

在一个实施例中，提供一种集成电路，其包含衬底、形成于衬底上的一层的第一部分、形成于衬底上的所述层的第二部分和在衬底中在所述层的第一部分与第二部分之间形成的沟槽隔离区。沟槽隔离区包含第一沟槽部分和第二沟槽部分。第二沟槽部分至少部分地用生长电介质填充。集成电路进一步包含耦合到第一沟槽部分的第一侧壁的第一侧壁隔片和耦合到第一沟槽部分的第二侧壁的第二侧壁隔片。

通过阅读说明书、附图和权利要求书可获得本发明的其它特征、方面和目的。

附图说明

图1是NAND串的俯视图。

图2是图1中所描绘的NAND串的等效电路图。

图3是描绘三个NAND串的电路图。

图4是可根据一个实施例制造的快闪存储器单元的一个实施例的二维框图。

图5是可根据一个实施例制造的两个NAND串的一对四个字线长部分的三维图式。

图6A-6L描绘在根据一个实施例的制造过程的各个阶段中根据一个实施例的NAND串堆叠。

图7是根据一个实施例制造快闪存储器单元的方法的流程图。

图8是可用于实施本发明的存储器系统的一个实例的框图。

图9是说明存储器阵列的组织的实例。

图10是描述用于编程非易失性存储器装置的过程的一个实施例的流程图。

图11是描述用于读取非易失性存储器装置的过程的一个实施例的流程图。

图12是根据一个实施例制造MOS装置的方法的流程图。

具体实施方式

图1是展示一个NAND串的俯视图。图2是其等效电路。出于阐释目的，针对非易失性快闪存储器和NAND型存储器来呈现根据实施例的沟槽隔离技术。然而，所属领域的技术人员将了解，所陈述的技术并不限于此，且可用于许多制造过程中来制造各种类型的集成电路。举例来说，可将这些技术用于金属氧化物半导体(MOS)技术中以隔离例如NMOS和PMOS晶体管或电路等装置。

图1和2中描绘的NAND串包含串联并夹在第一选择栅极120与第二选择栅极122之间的四个晶体管100、102、104和106。选择栅极120将NAND串连接到位线126。选择栅极122将NAND串连接到源极线128。晶体管100、102、104和106中的每一者包含控制栅极和浮动栅极。举例来说，晶体管100具有控制栅极100CG和浮动栅极100FG。晶体管102包含控制栅极102CG和浮动栅极102FG。晶体管104包含控制栅极104CG和浮动栅极104FG。晶体管106包含控制栅极106CG和浮动栅极106FG。控制栅极100CG连接到字线WL3，控制栅极102CG连接到字线WL2，控制栅极104CG连接到字线WL1，且控制栅极106CG连接到字线WL0。

应注意，尽管图1和2展示NAND串中的四个存储器单元，但使用四个晶体管仅用作实例。NAND串可具有少于四个存储器单元或四个以上存储器单元。举例来说，某些NAND串将包含八个存储器单元、16个存储器单元、32个存储器单元等。

使用NAND结构的快闪存储器系统的典型架构将包含若干NAND串。举例来说，图3展示具有更多NAND串的存储器阵列的三个NAND串202、204和206。图3的NAND串中的每一者包含两个选择晶体管和四个存储器单元。每一串通过其选择晶体管(例如，选择晶体管230和选择晶体管250)连接到源极线。选择线SGS用于控制源极侧选择栅极。各个NAND串通过选择晶体管220、240等连接到各自的位线，所述选择晶体管由选择线SGD控制。每一字线(WL3、WL2、WL1和WL0)连接到形成一行单元的每一NAND串上的一个存储器单元的控制栅极。举例来说，字线WL2连接到存储器单元224、244和252的控制栅极。如可看到，每一位线和各自的NAND串包括存储器单元阵列的列。在NAND结构中，必须使用隔离技术使单独的NAND串以及相关联的存储元件彼此隔离。

图4是可根据实施例制造的例如图1-3中所描绘的那些快闪存储器单元的快闪存储器单元的一个实施例的二维框图。图4的存储器单元包含包括P衬底、N阱和P阱的三阱。为了简化图式，图4中未描绘P衬底和N阱。在P阱320内的是N+掺杂区324，其用作存储器单元的源极/漏极区。将N+掺杂区324标记为源极区还是漏极区在一定程度上是任意的。因此，可认为N+掺杂的源极/漏极区324是源极区、漏极区或两者。

在N+掺杂区324之间的是沟道322。沟道322上方是第一介电区域或层330。介电层330上方是导电区域或层332，其形成存储器单元的浮动栅极。通过第一介电层330使在与读取或分路操作相关联的低电压操作条件下的浮动栅极与沟道322电绝缘/隔离。浮动栅极332上方是第二介电区域或层334。介电层334上方是第二导电层336，其形成存储器单元的控制栅极。在其它实施例中，各层可散布在所说明的层中或添加到所说明的层。举例来说，可将例如硬掩模等额外层放置在控制栅极336上方。电介质330、浮动栅极332、电介质332和控制栅极336一起构成堆叠。存储器单元阵列将具有许多这种堆叠。如本文所使用，术语“堆叠”可指代在制造工艺期间和其后的不同时间的存储器单元的层。因此，视单元处于哪一制造阶段而定，一堆叠可包含比图4中所描绘的多或少的层。

在用于快闪EEPROM系统中的一种类型的存储器单元中，使用非导电介电材料替代导电浮动栅极来以非易失性方式存储电荷。1987年3月的IEEE Electron Device Letters第EDL-8卷第3期第93-95页的Chan等人的论文“一种真正的单晶体管氧化物-氮化物-氧化物EEPROM装置(A True Single-Transistor Oxide-Nitride-Oxide EEPROM Device)”中描述了此类单元。由氧化硅、氮化硅和氧化硅(“ONO”)形成的三层电介质在存储器单元沟道上被夹于导电控制栅极与半导电衬底的一表面之间。通过将电子从单元沟道注射到氮化物中来编程单元，其中电子被截获且存储于受限制区中。接着，此所存储的电荷以可检测的方式改变单元的沟道的一部分的阈值电压。通过将热空穴注射到氮化物中来擦除单元。还参看1991年4月的IEEE Journal of Solid-State Circuits第26卷第4期第497-501页的Nozaki等人的“一种具有MONOS存储器单元的用于半导体磁盘应用的1-Mb EEPROM(A 1-Mb EEPROM with MONOS Memory Cell for Semiconductor DiskApplication)”，其描述呈分离栅极配置的类似单元，其中经掺杂的多晶硅栅极在存储器单元沟道的一部分上延伸以形成单独的选择晶体管。前述两篇论文全文以引用的方式并入本文中。1998年的IEEE Press的由William D.Brown和Joe E.Brewer编辑的“非易失性半导体存储器技术(Nonvolatile Semiconductor Memory Technology)”的第1.2部分(以引用的方式并入本文中)中所提及的编程技术在所述部分中还描述为适用于介电电荷截获装置。此段落中所描述的存储器单元也可用于本发明。

Eitan等人已在2000年11月的IEEE Electron Device Letters第21卷第11期第543-545页的“NROM：一种新颖的局部化俘获的2-位非易失性存储器单元(NROM：ANovel Localized Trapping，2-Bit Nonvolatile Memory Cell)”中描述了在每一单元中存储两个位的另一方法。ONO介电层延伸越过在源极扩散与漏极扩散之间的沟道。用于一个数据位的电荷定位于邻近于漏极的介电层中，且用于另一数据位的电荷定位于邻近于源极的介电层中。通过单独读取电介质内的空间上分离的电荷存储区的二元状态而获得多状态数据存储。此段落中所描述的存储器单元也可用于本发明。

当编程基于穿隧的电可擦除可编程只读存储器(EEPROM)或快闪存储器装置时，通常将编程电压施加到控制栅极，且将位线接地。将来自沟道的电子注射到浮动栅极中作为越过电介质330的电子隧道。电介质330常被称作隧道电介质或隧道氧化物。当电子在浮动栅极332中积聚时，浮动栅极变为带负电，且将存储器单元的阈值电压升高到经预先界定以表示一个或一个以上数据位的存储的阈值电压分布中的一者。通常，将施加到控制栅极的编程电压施加为一系列脉冲。脉冲的量值随着每一连续脉冲而增加预定的步长。

如先前所述，当建构基于半导体的集成电路时，必须在单独装置之间提供隔离。在快闪存储器的实例中，必须使选择存储器单元(例如，图4中所描绘的选择存储器单元)与存储阵列的其它存储器单元电隔离。图5是可被制造成较大快闪存储器阵列的一部分的两个典型NAND串302和304的三维框图。图5描绘串302和304上的四个存储器单元。然而，可使用四个以上或少于四个存储器单元。NAND串的存储器单元中的每一者具有上文参看图4所描述的堆叠。图5进一步描绘P阱320下方的N阱326、沿着NAND串的位线方向以及垂直于NAND串的字线方向。图5中未展示N阱336下方的P型衬底。在一个实施例中，控制栅极形成字线。形成连续层的导电层336，其在字线上是一致的，以便为所述字线上的每一装置提供共同字线或控制栅极。

当制造基于NAND的非易失性存储器系统(包含图5中描绘的NAND串)时，必须在相邻的串之间提供电隔离。举例来说，必须使NAND串302与NAND串304电隔离，以便提供具有独立电特征的离散装置。通常通过在串之间提供电障壁而实现NAND串302上的存储器单元与NAND串304上的存储器单元的隔离，以便抑制或防止相邻存储器单元之间的寄生电流和电荷。

在图5中所描绘的实施例中，通过开放区域或空隙306使NAND串302与NAND串304分离。在典型的NAND配置中，在相邻的NAND串之间形成介电材料，且所述介电材料将存在于开放区域306的位置处。如先前所述，许多现有技术包含(例如)在形成每一存储器单元的堆叠之前使用LOCOS工艺形成电介质隔离区。

常根据场阈值来测量提供电隔离的能力。场阈值表示特定的隔离技术可承受的电荷或电流量。举例来说，隔离区可提供10伏场阈值，使得其可承受置于其上的10伏电荷。在许多现代非易失性存储器装置中，电路内的电荷电平持续增加。随着装置尺寸的减小，浮动栅极对沟道区的影响可能减小。为了适当地编程具有所述较小尺寸的非易失性快闪存储器装置，将高编程电压施加到控制栅极。举例来说，在许多非易失性快闪存储器装置中，可施加20伏或更高的编程电压。因此，必须在NAND串之间提供等于或大于装置中出现的最大预期电压电平的场阈值电平。除了装置内较高的电荷电平之外，装置尺寸的减小还使其更加难以提供装置之间的电隔离，因为更少量的区域用于隔离装置。参看图5，随着将NAND串302和304逐步制造得越来越靠近在一起，更加难以在其间提供有效的隔离。

图6A-6L描绘根据一个实施例用于在集成电路中的电荷存储区之间形成隔离区的循序过程。图7是描绘用于在制造例如图6A-6L中所描绘的非易失性存储器装置的非易失性存储器装置期间形成隔离区的过程的流程图。图6A-6L和图7描绘相对于NAND快闪存储器装置的特定实例。然而，所属领域的技术人员将了解，本文所描述的技术可易于延伸到许多类型的半导体装置，且可与许多类型的制造工艺合并。在图6A-6L中，位线方向相对于页面来说是进入页面并离开页面，而字线方向相对于页面来说是从左到右。

图6A描绘衬底300，在所述衬底300上和所述衬底300中将制造多个非易失性NAND型快闪存储器装置。衬底300一般用于表示衬底，但视各种实施方案的情况而定也可包含形成在其中的P阱和/或N阱。举例来说，可在图4和图5中所描绘的衬底300中形成P阱和N阱。

在图7的步骤402中，执行包含衬底300的三阱的植入和相关联的退火。在对三阱进行植入和退火之后，在步骤404处在衬底300上方形成介电层330。介电层300可形成存储元件的隧道氧化物。在各种实施例中，介电层330可包含氧化物或其它合适的介电材料。可使用已知的化学气相沉积(CVD)工艺、金属有机CVD工艺、物理气相沉积(PVD)工艺、原子层沉积(ALD)工艺来沉积介电层330，使用热氧化工艺生长介电层330，或使用另一合适的工艺来形成介电层330。在一个实施例中，电介质330厚度为约70-100埃。然而，可根据各种实施例使用较厚或较薄的层。另外(且视情况)，可在电介质上方沉积其它材料，在电介质下方沉积其它材料，或将其它材料并入电介质内以形成介电层330。

在步骤406处，在隧道氧化物层上沉积电荷存储层。在图6B中，电荷存储层将包括所制造的串的存储器装置的浮动栅极的第一导电层332。在一个实施例中，导电层332是使用上述已知工艺沉积的多晶硅。在其它实施例中，可使用其它导电材料。在一个实施例中，导电层332厚度为约500埃。然而，可根据实施例使用厚于或薄于500埃的导电层。

在步骤406处所沉积的电荷存储层可包含导电浮动栅极材料(例如，多晶硅)或介电电荷存储材料(例如，氮化硅)。如果使用ONO三层电介质，那么步骤404可包含沉积第一氧化硅层，且步骤406可包含沉积氮化物电荷存储层。可在稍后的步骤中沉积第二氧化硅层以形成栅极间电介质(在下文讨论)。

在一个实施例中，使用定制介电层且在其中形成电荷存储区。举例来说，富硅二氧化硅的定制层可用以截获并存储电子。在以下两篇论文中描述此材料，所述论文全文以引用的方式并入本文中：1981年7月的J.Appl.Phys.52(7)第4825-4842页的DiMaria等人的“Electrically-alterable read-only-memory using Si-rich SI02 injectors and a floatingpolycrystalline silicon storage layer”；1992年4月的IEDM 92第469-472页的Hori等人的“A MOSEBT with Si-implanted Gate-SiO2 Insulator for Nonvolatile MemoryApplications”。作为一实例，层的厚度可为约500埃。由于定制介电层将形成隧道介电层、电荷存储层和(视需要)栅极间介电层，所以可结合步骤404和406。

在沉积浮动栅极或其它电荷存储层之后，在步骤408处沉积氮化物层340，且在步骤410处沉积氧化物层342。这些氧化物和氮化物层用作牺牲层以用于稍后执行的各个步骤，且视需要可形成用于装置的栅极间介电区或形成用于装置的栅极间介电区的一部分。氧化物层和氮化物层两者均可使用已知的工艺形成，且每一层的厚度可为约400埃。然而，根据各种实施例，这些层中的每一者的厚度可大于400埃或小于400埃。层330、332、340和342是用于形成多个装置的预备的NAND串堆叠层。将把这些层用作起始层来建构多个NAND串。

在已形成层330、332、340和342之后，可在氧化物层342上沉积硬掩模(步骤412)以开始界定装置的单独NAND串的过程。在将硬掩模沉积在氧化物层上之后，可使用光刻法在所述区域上形成光致抗蚀剂带，以成为NAND串。在形成光致抗蚀剂带之后，可使用例如各向异性等离子蚀刻来蚀刻暴露的掩模层。

在步骤414处，使用光致抗蚀剂和掩模来蚀刻氧化物层、氮化物层和浮动栅极层，以形成单独的NAND串堆叠区380、382和384。在图6B中描绘这个过程的结果。图6B描绘在蚀刻形成将成为存储器装置的单独NAND串的三个截然不同的预备的NAND串堆叠区之后的浮动栅极层332、氮化物层340和氧化物层342。三个NAND串堆叠区在字线方向上彼此邻近。在一个实施例中，步骤414可包含蚀刻穿过介电层330的全部或一部分。

在界定NAND串堆叠区之后，在暴露的表面上沉积氧化物层(步骤416)，以形成每一界定的串的侧壁隔片。在沉积氧化物之后，从衬底300返回进行蚀刻以形成每一NAND串的侧壁隔片344。图6C描绘在已进行沉积和蚀刻之后的氧化物隔片344。在一些实施例中，侧壁隔片344可包含多个层。举例来说，在沉积且蚀刻氧化物之后，可沉积且蚀刻氮化物层以进一步界定侧壁隔片344。也可在步骤416处蚀刻电介质330以暴露衬底300在隔片之外且在预备堆叠区中间的那些区域。在一个实施例中，如果在形成侧壁隔片之前并未蚀刻电介质，那么将电介质330蚀刻到衬底300。

所述侧壁隔片用作掩模以用于随后的沟槽区蚀刻步骤，以便使将形成于存储器装置中的相邻NAND串之间的沟槽区的宽度变窄。举例来说，NAND串堆叠区380上的侧壁隔片和NAND串堆叠区382上的相邻侧壁隔片将用于在堆叠区380与382之间界定沟槽区。

在形成侧壁隔片之后，沟槽区的第一部分通过蚀刻到衬底300中以开始在相邻NAND串之间形成隔离区而形成于相邻NAND串堆叠区中间(步骤418)。图6D描绘在蚀刻形成第一沟槽部分350之后的衬底。第一沟槽部分具有朝沟槽的底部变得越来越窄的倾斜壁。因为在蚀刻之前形成侧壁隔片344，所以与使用现有技术形成的沟槽相比，所述沟槽的宽度可能较窄。在一个实施例中，沟槽350的深度为约1,000埃，且顶部宽度为约300埃。然而，所属领域的技术人员将了解，也可根据各种实施例建构其它尺寸的装置。如图6D中所说明，氧化物层342充当蚀刻过程的牺牲层。氧化物层342的厚度在蚀刻过程期间减小。

在形成第一沟槽部分350之后，在暴露表面上沉积氮化物层(步骤420)以开始形成用于每一经界定的NAND串和第一沟槽部分的第二侧壁隔片346。在沉积氮化物之后，从衬底300返回蚀刻氮化物以形成用于每一NAND串的第二侧壁隔片346。图6E描绘已经沉积且蚀刻之后的氮化物隔片346。在如先前所描述的一些实施例中，侧壁隔片346可包含多个层。第二侧壁隔片346充当用于随后的第二沟槽部分蚀刻步骤的掩模。这些侧壁保护第一沟槽部分的侧面免受蚀刻且还使将形成的第二沟槽部分的宽度变窄。

在形成第二侧壁隔片之后，在其中间在每一第一沟槽部分的底部形成第二沟槽部分(步骤422)。步骤422包含从第一沟槽部分350的底部以及在相邻侧壁隔片346中间蚀刻以在相邻NAND串之间进一步形成隔离区。图6F描绘蚀刻以形成第二沟槽部分352之后的衬底。第一沟槽部分350和第二沟槽部分一起包括或界定沟槽区366。第二沟槽部分具有大体上直线壁。如同第一沟槽部分350，在蚀刻之前形成侧壁隔片346有助于形成与使用现有技术所形成的沟槽区相比较窄的第二沟槽部分。在一个实施例中，第二沟槽部分352深度为约1,000埃且宽度为约100-150埃。然而，所属领域的一般技术人员将了解，还可根据各种实施例构造其它尺寸的装置。尽管未图示，但氧化物层342可充当用于此蚀刻工艺的牺牲层，所述牺牲层可进一步减小其厚度。

步骤422还可包含在第二沟槽352的底部植入场掺杂(也被称为沟道停止植入)。场植入掺杂可增强沟槽的底部的掺杂以防止沟道渗漏。

通过从第二沟槽部分的底部和侧面热生长氧化物以用生长的氧化物大体上填充第二沟槽部分来填充第二沟槽部分(步骤424)。第二侧壁隔片346防止第一沟槽部分350和NAND串堆叠区的硅侧壁氧化。这限制氧化物生长到第二沟槽部分352内。可使用用于从硅衬底生长氧化物的热生长技术来填充第二沟槽部分。举例来说，将硅衬底暴露于含氧混合物将导致硅的氧化，以及沟槽内二氧化硅的形成。二氧化硅将从第二沟槽部分的底部和第二沟槽部分的侧壁中的每一者开始生长。此生长过程是自行限制的。由于第二沟槽部分在底部部分宽度较窄的缘故，所以将从底部初始地填充第二沟槽部分，且随着氧化物的生长，从底部和侧部逐渐进行填充。这允许所述过程自行限制。因为从底部和侧部填充第二沟槽部分，所以随后的生长将在未填充的暴露区域处集中且达到最快。因此，可预期实现沟槽填充氧化物的均匀生长。在一个实施例中，步骤424可包含化学气相沉积与氧化物生长的组合。举例来说，可沿着第二沟槽部分的侧壁和底部沉积较小的薄氧化物层，以便在硅衬底与随后生长的氧化物之间形成衬垫。在沿着第二沟槽部分的壁和底部形成此薄层之后，可如先前所述生长氧化物以完全填充第二沟槽部分。

由于第二沟槽部分的形状和自行限制的生长过程的使用，所以在第二沟槽部分底部附近将不会存在当使用沉积工艺填充沟槽时常会出现的锁眼空隙(keyhole void)(氧化物中的孔)。因为氧化物将首先从底部生长并填充第二沟槽部分，所以如当如现有技术工艺中用沉积材料填充沟槽时可发生的，将不产生空隙。生长氧化物可避免在可伴随沉积工艺的在沟槽部分内形成氧化物的过程中缺乏精确度。举例来说，在此窄且深的沟槽中沉积氧化物可造成困难，因为氧化物沉积于所有暴露表面上且可在下部部分完全充满之前填充上部部分。

图6E说明在第二沟槽部分352中热生长氧化物354的结果。在一些实施例中，二氧化硅的最终宽度和深度比初始蚀刻的第二沟槽部分352宽且比其深。最终的宽度和深度归因于二氧化硅不仅从沟槽部分的侧壁和底部生长进入沟槽部分中，而且二氧化硅从沟槽部分的侧壁和底部生长进入衬底300本身中。这可导致比衬底中蚀刻出的初始沟槽宽且深的氧化物。

在步骤426处，在第二沟槽部分352中生长氧化物之后，可使用湿式蚀刻(例如，热磷酸)或其它适当工艺来去除第二侧壁隔片346。如图6H中所描绘，步骤426暴露每一NAND串堆叠区中间的第一沟槽部分350的侧面。

接着在步骤428处使用沉积工艺来用沉积氧化物356填充第一沟槽部分。可使用已知化学气相沉积(CVD)工艺、金属有机CVD工艺、物理气相沉积(PVD)工艺或原子层沉积(ALD)工艺来沉积氧化物356。通过利用沉积工艺来填充第一沟槽部分350，避免氧化物侵入每一装置的沟道区中。氮化物隔片346防止生长的氧化物当填充第二沟槽部分352时的侵入，且随后的沉积避免当使用氧化物生长工艺来填充两个沟槽时可能发生的任何侵入。图6I描绘将氧化物356沉积到第一沟槽部分350中的结果。沉积氧化物356不仅填充第一沟槽部分，而且还沉积于所有的暴露表面上。

在步骤430处使用化学机械研磨法(CMP)来研磨沉积氧化物356。在如图6J中所示的一个实施例中，沉积氧化物356、氧化物层342和氮化物层342均经研磨以暴露浮动栅极332。在其它实施例中，可连同氧化物层342和氮化物层340一起留下沉积氧化物356的一部分以便形成栅极间电介质。此外，存在各种其它替代。举例来说，可发生研磨直到暴露氧化物层342为止或直到暴露氮化物层340为止。

在暴露浮动栅极层332之后，在步骤432处在浮动栅极层332的蚀刻部分上形成第二介电层。如果使用介电氮化物电荷存储区，那么步骤432可包含形成ONO介电区的最后氧化物层。第二介电层形成每一串的单独存储装置的栅极间电介质。根据一个实施例，所述第二介电层由多个单独的介电材料层形成。例如，如图6K中所描绘，介电层可以是由第一氧化物层362、第二氮化物层360以及第三氧化物层364形成(氧化物层364被描绘在氮化物层364外部，但不具有图中所示的任何实质厚度)的ONO电介质。第二介电层的总深度可为约170埃。举例来说，氧化物层362可为约50埃，氮化物层360为约70埃，且第二氧化物层364为约50埃。在其它实施例中，第二介电层可大于或小于170埃，且单独的层可大于或小于指定的大小，且由替代材料形成。在一个实施例中，通过使用例如化学气相沉积的工艺沉积氧化物层和氮化物层中的每一者而形成介电层。可使用已知的增密技术使介电层增密。50埃氧化物层、70埃氮化物层和50埃氧化物层的组合具有约140埃的有效ONO厚度。

在一个实施例中，栅极间电介质可由层356、342和340的各种组合形成。在此情况下，可跳过步骤432，且通过研磨一个或一个以上层356、342和340来形成栅极间电介质。如果定制介电层用于电荷存储区，那么可跳过步骤432，且通过研磨步骤404和406中所沉积的定制介电层332来形成栅极间电介质。

在形成第二介电层之后，在步骤428处，在结构的暴露区上沉积第二导电层370。在一个实施例中，导电层370是多晶硅，且形成多个非易失性存储器单元的控制栅极。在一个实施例中，从第二介电层的顶部将多晶硅层370沉积达到约2000埃的深度。

在沉积控制栅极层370之后，可将堆叠区再分以形成彼此隔离的字线。在步骤436处，掩模层可沉积在控制栅极层370上，且使用光刻法形成垂直于NAND串的光致抗蚀剂带(形成于字线方向上)。在步骤438处，可使用等离子蚀刻、离子铣削、作为纯物理蚀刻的离子蚀刻，或其它合适的工艺来蚀刻掩模的暴露部分和下伏层，以蚀刻各层并通过对控制栅极层、栅极间介电层以及浮动栅极层进行再分而形成单独的字线。控制栅极层的经蚀刻部分形成单独的字线，且蚀刻的浮动栅极层形成每一串的存储器单元的单独浮动栅极。在一个实施例中，执行蚀刻，直到到达隧道介电层为止。在另一实施例中，蚀刻继续穿过隧道电介质，直到到达衬底为止。

窄沟槽的形成可通过促使NAND串的间隔更紧密而使整体装置尺寸大小能够减小。因为使用非常深的沟槽区，所以可在仍维持窄沟槽区宽度的同时获得较高场阈值。使用沟槽区而通过隔离区来完成的场阈值的量(如图6A到图6L中所描绘)视通过沟槽区的宽度/高度比所界定的纵横比而定。根据实施例，使用深、窄沟槽区以在还维持适当纵横比的同时减小装置尺寸大小。因此，可在减小装置尺寸的同时维持较高场阈值。使用侧壁隔片(层344和346)使在还充当掩模(如先前所描述)的同时能够形成窄沟槽区。氧化物层和氮化物层将用来约束相邻氮化物隔片层和/或氧化物隔片层之间的蚀刻。沟槽区的顶部将比相邻NAND串之间的间隔窄的量等于每一氧化物隔片层和每一氮化物隔片层的宽度的两倍。

应注意，在蚀刻沟槽350之前形成电荷存储层332避免了可能在形成电荷存储层之前形成隔离区的现有技术中存在的未对准问题。因为首先形成电荷存储层且连同衬底一起对其进行蚀刻以形成沟槽区，所以沟槽区将在相邻NAND串上的存储器单元的电荷存储区(例如，浮动栅极)之间适当地对准。在首先形成沟槽的现有技术中，必须注意在预界定隔离区之间适当地形成电荷存储区。生长和沉积工艺的不精确性可导致电荷存储区未适当地定位于隔离区之间。这并非是根据本文的实施例的情况，因为由于在形成浮动栅极之后进行蚀刻，所以电荷存储区准确地定位于沟槽区中间。

因为在形成沟槽区之前沉积电荷存储层，所以电荷存储区将在如先前所描述的两组沟槽区之间对准。由于这个原因，第二介电层也在每一电荷存储区上自对准且因此在每一所形成的单元处提供一致耦合。由于发生穿过电荷存储层且进入衬底以形成沟槽区的蚀刻，所以实现了电荷存储区的一致间隔和对准。因此，将针对每一电荷存储区一致地形成控制栅极层，此导致每一装置的一致耦合特性。在电荷存储区未对准的现有技术中，不可在每一电荷存储区上一致地形成随后形成的控制栅极层。这可导致单元之间的不同耦合特性。

可在仍保持处于本揭示内容的范围内的同时实践其它变化和替代。举例来说，图6A-7中的实施例将第一沟槽部分和第二沟槽部分描绘为具有相同深度。在各种实施例中，可使用不同相对深度。举例来说，可使第一沟槽部分深度为约500埃，而使第二沟槽部分深度为约1500埃。可将其它实际深度用于具有不同尺寸的其它装置中。较浅的第一沟槽部分可更易于通过例如化学气相沉积的沉积工艺来填充。在其它实施例中，第一沟槽部分比第二沟槽部分深。

图8是可用于实施本发明的快闪存储器系统的一个实施例的框图。由列控制电路504、行控制电路506、c源极控制电路510和P阱控制电路508来控制存储器单元阵列502。阵列502可包含根据图6A-7中所陈述的实施例而制造的一个或一个以上存储器单元。列控制电路504连接到存储器单元阵列502的位线以用于读取存储在存储器单元中的数据，用于在编程操作期间确定存储器单元的状态，且用于控制位线的电位电平以促进或抑制编程和擦除。行控制电路506连接到字线以选择所述字线中的一者，施加读取电压，施加与由列控制电路504控制的位线电位电平组合的编程电压，且施加擦除电压。C源极控制电路510控制连接到存储器单元的共同源极线(在图9中被标记为“C源极”)。P阱控制电路508控制p阱电压。

通过列控制电路504读出存储在存储器单元中的数据，且经由数据输入/输出缓冲器512将所述数据输出到外部I/O线。经由外部I/O线将待存储在存储器单元中的编程数据输入到数据输入/输出缓冲器512，且传递到列控制电路504。外部I/O线连接到控制器518。

用于控制快闪存储器装置的命令数据被输入到控制器518。命令数据通知快闪存储器请求进行什么操作。输入的命令被传递到控制列控制电路504、行控制电路506、c源极控制510、p阱控制电路508和数据输入/输出缓冲器512的状态机516。状态机516也可输出快闪存储器的例如准备就绪/占用(READY/BUSY)或通过/失败(PASS/FAIL)的状态数据。

控制器518连接到主机系统或可与主机系统连接，所述主机系统例如个人计算机、数码相机或个人数字助理等。控制器518与起始例如将数据存储到存储器阵列502或从存储器阵列502读取数据的命令的主机通信，且提供或接收所述数据。控制器518将所述命令转换为可由命令电路514解译并执行的命令信号，所述命令电路514与状态机516通信。控制器518通常含有用于将用户数据写入到存储器阵列或从存储器阵列读取用户数据的缓冲存储器。

一个示范性存储器系统包括：一个集成电路，所述集成电路包含控制器518；以及一个或一个以上集成电路芯片，所述集成电路芯片各含有存储器阵列和相关联的控制、输入/输出以及状态机电路。存在将系统的存储器阵列和控制器电路一起集成在一个或一个以上集成电路芯片上的趋势。所述存储器系统可被嵌入作为主机系统的一部分，或可包含在可移除地插入主机系统中的存储器卡(或其它封装)中。所述卡可包含整个存储器系统(例如，包含控制器)或仅包含具有相关联的外围电路的存储器阵列(其中，控制器或控制功能被嵌入在主机中)。因此，控制器可嵌在主机中或包含在可移除的存储器系统内。

参看图9，描述存储器单元阵列502的示范性结构。作为一个实例，描述NAND快闪EEPROM，其被分割成1,024个块。可同时擦除每一块中的数据。在一个实施例中，所述块是被同时擦除的单元的最小单位。在此实例中，在每一块中，存在被划分为偶数列和奇数列的8,512列。位线也被划分为偶数位线(BLe)和奇数位线(BLo)。图9展示串联连接以形成NAND串的四个存储器单元。尽管展示四个单元包含在每一NAND串中，但可使用四个以上或少于四个单元(例如，16、32或另一数目)。NAND串的一个端子经由第一选择晶体管(也称作选择栅极)SGD而连接到相应的位线，且另一端子经由第二选择晶体管SGS而连接到c源极。

在一个实施例的读取和编程操作期间，同时选择4,256个存储器单元。所选择的存储器单元具有相同的字线(例如，WL2-i)，和相同种类的位线(例如，偶数位线)。因此，可同时读取或编程532字节的数据。被同时读取或编程的这些532字节的数据形成逻辑页。因此，在此实例中，一个块可存储至少八页。当每一存储器单元存储两个数据位(例如，多电平单元)时，一个块存储16页。

在读取和检验操作中，选定块的选择栅极(SGD和SGS)被升高到一个或一个以上选择电压，且选定块的未选定字线(例如，WL0、WL1和WL3)被升高到读取通过电压(例如，4.5伏)，以使晶体管作为通过栅极而操作。选定块的选定字线(例如，WL2)连接到参考电压，所述参考电压的电平对于每一读取和检验操作来说是指定的，以便确定所关注的存储器单元的阈值电压是高于还是低于所述电平。举例来说，在一位存储器单元的读取操作中，将选定的字线WL2接地，使得检测出阈值电压是否高于0V。在一位存储器单元的检验操作中，选定字线WL2连接到(例如)2.4V，使得随着编程的进行，检验出阈值电压是否已达到2.4V。源极和p阱在读取和检验期间处于零伏。选定位线(BLe)被预充电达到(例如)0.7V的电平。如果阈值电压高于读取或检验电平，那么所关注的位线(BLe)的电位电平因为相关联的非导电存储器单元的缘故而维持高电平。另一方面，如果阈值电压低于读取或检验电平，那么所关注的位线(BLe)的电位电平因为导电存储器单元的缘故而减小到(例如)小于0.5V的低电平。由连接到位线并感测最终的位线电压的读出放大器检测存储器单元的状态。是编程还是擦除存储器单元的差异取决于净负电荷是否存储在浮动栅极中。举例来说，如果负电荷存储在浮动栅极中，那么阈值电压变得较高，且晶体管可能处于增强操作模式中。

当在一个实例中编程存储器单元时，漏极和p阱接收0伏，而控制栅极接收量值不断增加的一系列编程脉冲。在一个实施例中，所述系列中的脉冲的量值范围为7伏到20伏。在其它实施例中，所述系列中的脉冲的范围可以不同，例如具有高于7伏的起始电平。在存储器单元的编程期间，在编程脉冲之间的周期中实行检验操作。也就是说，在每一编程脉冲之间读取被并行编程的一组单元中的每一单元的编程电平，以确定其是否已达到或超过其被编程要达到的检验电平。检验编程的一种方法是在特定比较点处测试导通。通过针对所有随后的编程脉冲将位线电压从0升高到Vdd(例如，2.5伏)以结束对那些单元的编程过程，将被检验为经充分编程的单元锁定在外部(例如，在NAND单元中)。在一些情况下，脉冲的数目将受到限制(例如，20个脉冲)，且如果最后的脉冲未充分编程给定的存储器单元，那么出现错误。在一些实施方案中，在编程之前(以块或其它单位的形式)擦除存储器单元。

图10是描述用于编程非易失性存储器系统的方法的流程图。所属领域的技术人员将了解，可依据特定应用或实施方案而修改、添加或移除各种步骤，同时仍维持在本揭示案的范畴和精神内。在各种实施方案中，在编程之前(以块或其它单位的形式)擦除存储器单元。在图10的步骤650处(且参看图8)，控制器518发出数据加载命令，且将所述数据加载命令输入到命令电路514，从而允许数据被输入到数据输入/输出缓冲器512。输入的数据被识别为命令，且经由输入到命令电路514的命令锁存信号(未图示)由状态机516进行锁存。在步骤652中，将表示页地址的地址数据输入到来自控制器518的行控制器506。输入数据被识别为页地址，且在输入到命令电路514的地址锁存信号的作用下，经由状态机516进行锁存。在步骤654处，532字节的编程数据被输入到数据输入/输出缓冲器512。应注意，532字节的编程数据特定针对所描述的特定实施方案，且其它实施方案将需要或利用各种其它大小的编程数据。所述数据可被锁存在选定位线的寄存器中。在一些实施例中，数据还被锁存在选定位线的第二寄存器中以用于检验操作。在步骤656处，控制器318发出编程命令，且将所述编程命令输入到数据输入/输出缓冲器512。由状态机316经由输入到命令电路514的命令锁存信号来锁存所述命令。

在步骤658处，施加到选定字线的编程脉冲电压电平Vpgm被初始化为起始脉冲(例如，12伏)，且由状态机516维持的编程计数器PC被初始化为0。在步骤660处，将编程电压(Vpgm)脉冲施加到选定字线。包含待编程的存储器单元的位线接地以启用编程，而其它位线连接到Vdd以在施加编程脉冲期间抑制编程。

在步骤662处，检验选定存储器单元的状态。如果检测到选定单元的目标阈值电压已达到适当电平(例如，逻辑0的编程电平或多状态单元的特定状态)，那么将所述选定单元检验为编程到其目标状态。如果检测到阈值电压尚未达到适当电平，那么不将所述选定单元检验为编程到其目标状态。在步骤362处被检验为编程到其目标状态的那些单元将不再进一步编程。在步骤664处，例如通过检查经设计以检测并用信号通知所述状态的适当数据存储寄存器，来确定待编程的所有单元是否已经检验为已被编程到其相应状态。如果是，那么编程过程完成且是成功的，因为所有选定的存储器单元都被编程并检验达到其目标状态。在步骤666中报告通过状态。如果在步骤664处，确定并非所有的存储器单元都已经过如此检验，那么编程过程继续。在步骤668处，相对于编程极限值检查编程计数器PC。编程极限值的一个实例是20。如果编程计数器PC不小于20，那么编程过程被标志为失败，且在步骤670处报告失败状态。如果编程计数器PC小于20，那么在步骤672处Vpgm电平增加步长，且递增编程计数器PC。在步骤672之后，过程循环回到步骤660以施加下一Vpgm编程脉冲。在成功的编程过程结束时，存储器单元的阈值电压应处于经编程的存储器单元的阈值电压的一个或一个以上分布内，或处于经擦除的存储器单元的阈值电压的分布内。

图10的流程图描绘可应用于二元存储的单遍编程(single-pass programming)方法。在可应用于多电平存储的两遍编程方法中，例如，多个编程或检验步骤可用于流程图的单一重复中。可针对每一遍编程操作执行步骤360-372。在第一遍过程中，可施加一个或一个以上编程脉冲，且检验其结果以确定单元是否处于适当的中间状态。在第二遍过程中，可施加一个或一个以上编程脉冲，且检验其结果以确定所述单元是否处于适当的最终状态。

图11是描述用于读取阵列502中的存储器单元的过程的一个实施例的流程图。在步骤702中，从主机接收读取命令，且将所述读取命令存储在状态机中。在步骤704中，接收并存储地址。图13的过程假设四状态存储器单元，其具有一经擦除状态和三个经编程状态。因此，在一个实施例中，执行三个读取操作以便读取存储器单元中存储的数据。如果存储器具有八个状态，那么执行七个读取操作；如果存储器具有十六个状态，那么执行十五个读取操作，等等。在步骤706中，执行第一读取操作。将等效于状态0与状态1之间的阈值电压的第一读取比较点施加到选定字线，且每一位线上的读出放大器作出关于选定字线与相应位线的交叉点处的单元是开启还是关闭的二元决策。如果检测到所述单元开启，那么将其读取为处于状态0，否则单元处于状态1、2或3。换句话说，如果存储器单元的阈值电压大于第一读取比较点，那么认为所述存储器单元处于经擦除状态0。

在步骤708中，执行第二读取操作。将等效于状态2与状态1之间的阈值电压的第二读取比较点施加到选定字线，且每一位线上的读出放大器作出关于选定字线与相应位线的交叉点处的单元是开启还是关闭的二元决策。“关闭”位线指示相应的存储器单元处于状态0或处于状态1。“开启”位线指示相应的存储器单元处于状态2或状态3。

在步骤710中，执行第三读取操作。将等效于状态3与状态2之间的阈值电压的第三读取比较点施加到选定字线，且每一位线上的读出放大器作出关于选定字线与相应位线的交叉点处的单元是开启还是关闭的二元决策。“关闭”位线将指示相应的单元处于状态0、处于状态1或处于状态2。“开启”位线将指示相应的存储器单元处于状态3。将在上文阐释的三个循序步骤期间获得的信息存储在锁存器中。使用解码器组合所述三个读取操作的结果，以便查出每一单元的状态。举例来说，状态1将为以下三个读取结果中的一结果：步骤706中开启，步骤708中关闭和步骤710中关闭。以上读取操作的序列可对应于图5中所描绘的检验波形序列而颠倒。应注意，其它读取过程也可与本发明一起使用。

图12是根据一个实施例用于制造例如PMOS或NMOS晶体管的MOS装置的方法的流程图。将了解，图6A-7中所揭示的许多技术具有与MOS装置的制造相等的适用性。因此，可以先前关于非易失性存储器描述的方式实施且执行图12的各种步骤。在步骤720处，执行包含在其中制造装置的衬底的三阱的植入和相关联的退火。在步骤722处在衬底上形成隧道介电层(例如，氧化物)。

在步骤724处在介电层上形成用于装置的栅极层(例如，金属或其它适当导电材料)。步骤724类似于图6A-7中的电荷存储层的形成。在步骤726和728处，在栅极层上沉积牺牲氮化物和氧化物层。步骤720-728的结果类似于图6A中所示的装置，其中电荷存储层332由用于MOS装置的栅极层替代。在步骤730处在氧化物层上形成硬掩模，且形成于区域上的光致抗蚀剂带将成为用于装置的单独栅极。

使用光致抗蚀剂和掩模，在步骤732处蚀刻氧化物层、氮化物层和栅极层以界定每一装置的单独栅极区。也可在步骤732处蚀刻光致抗蚀剂中间的隧道介电层直到到达衬底为止(参看图6B)。在步骤734处在每一栅极区的侧壁上形成氧化物侧壁隔片(参看图6C)。如果在步骤734处并未蚀刻介电层，那么其可当蚀刻氧化物以形成侧壁隔片时蚀刻。侧壁隔片可包含如先前所描述的多个层。

在成功地形成单独栅极区之后，以与对于非易失性存储器装置所描述的方式类似的方式执行沟槽隔离区的形成。在步骤736处在氧化物隔片之间蚀刻衬底以形成沟槽隔离区的第一沟槽部分(参看图6D)。在步骤738处沉积且蚀刻氮化物以在第一沟槽部分的侧壁上形成氮化物侧壁隔片(参看图6E)。在步骤740处通过在第一沟槽部分的底部在氮化物侧壁隔片中间蚀刻衬底而形成第二沟槽部分(参看图6F)。还可在已蚀刻第二沟槽部分之后，在其底部植入场掺杂。

在步骤742处热生长氧化物以填充第二沟槽部分(参看图6G)。在生长氧化物之后在步骤744处去除氮化物隔片(参看图6H)，且在步骤746处沉积氧化物以填充第一沟槽部分(参看图6I)。在步骤748处研磨沉积的氧化物、在步骤728处所沉积的氧化物层和在步骤730处所沉积的氮化物层。与参看图7所描述的实施例一样，步骤748可包含视任何特定实施方案所需要研磨这些层的任何组合。接着可根据已知制造技术而执行额外步骤和工艺来完成具有根据所揭示的原理而形成的沟槽隔离区和MOS装置的集成电路。

已出于说明和描述的目的呈现了对本发明的以上详细描述。并不期望这是详尽的或将本发明限于所揭示的精确形式。根据上文教示，可能作出许多修改和变化。选择所描述的实施例是为了最佳地阐释本发明的原理及其实践应用，进而使所属领域的其他技术人员能在各种实施例中最佳地利用本发明，且作出适合所预期的特定用途的各种修改。期望本发明的范畴由附于此的权利要求书界定。