一种高速可编程分频器及分频器集成电路

摘要

本发明适用于数字电路设计领域，提供了一种高速可编程分频器及分频器集成电路，所述分频器包括高速与门和高速锁存器，所述高速与门用于对所述高速锁存器输出的数据信号和/或外部控制信号进行与逻辑处理，所述高速锁存器在所述高速与门输出信号的控制下用于对频率信号进行分频，所述高速与门与所述高速锁存器物理独立。本发明通过由相互物理独立的高速与门和高速锁存器分别实现分频器中的数字逻辑处理和分频处理，高速与门和高速锁存器各自独立地作为差分信号的负载，即可实现差分信号的负载对称，从而可以减少分频器内的共模干扰和工艺误差，使分频器自身电路的稳定性得到增强。

说明书

技术领域

本发明属于数字电路设计领域，尤其涉及一种高速可编程分频器及分频器集成电路。

背景技术

频率合成技术是现代通讯系统的重要组成部分，他将一个高稳定和高准确度的基准频率，经过四则运算，产生同样稳定度和基准度的所需频率。分频器则是频率合成器中的核心部件，其用来对输入的给定频率进行分频，以得到频率合成器所需的一个或多个基准频率。

目前的分频器主要分为普通分频器和高速分频器两类。普通分频器内的各模块是通过单端信号进行传输，信号传输较慢；高速分频器内各模块间则通过差分信号进行传输，信号传输快，可实现对4G、5G等高频的分频。而高速分频器又可分为高速可编程分频器和高速固定分频器，前者可根据外部的控制信号调整分频器自身的分频系数，而后者的分频系数则是固定不可变的。

现有的高速可编程分频器基本上都是2/3分频器，即其分频系数在外部信号的控制下可为2或者3。在现有的高速可编程分频器中，对输入频率的分频是由带数字逻辑处理功能的触发器等实现，但其作为差分信号的负载，使得差分信号的负载不对称，由此造成的共模干扰及工艺误差均难以消除，也降低了分频器自身电路的稳定性，同时，也增加了分频器自身电路设计的难度。

发明内容

本发明的目的在于：提供一种高速可编程分频器，旨在解决现有的高速可编程分频器中由于差分信号的负载不对称造成的共模干扰及工艺误差难以消除，降低了分频器自身电路稳定性的问题。

本发明的目的是这样实现的：

一种高速可编程分频器，所述分频器包括高速与门和高速锁存器，所述高速与门用于对所述高速锁存器输出的数据信号和/或外部控制信号进行逻辑与处理，所述高速锁存器在所述高速与门输出信号的控制下用于对频率信号进行分频，所述高速与门与所述高速锁存器物理独立。

所述分频器为2/3高速可编程分频器。

所述高速与门的个数为3个，所述高速锁存器的个数为4个。

所述分频器还包括用于将输入的频率信号或外部控制信号转换为差分双信号的信号输入转换模块，以及用于将分频处理后的差分频率信号转换为单端频率信号的信号输出转换模块。

本发明的另一目的在于：提供一种包含上述高速可编程分频器的分频器集成电路。

本发明的突出优点是：本发明通过由相互物理独立的高速与门和高速锁存器分别实现分频器中的数字逻辑处理和分频处理，高速与门和高速锁存器各自独立地作为差分信号的负载，即可实现差分信号的负载对称，从而可以减少分频器内的共模干扰和工艺误差，使分频器自身电路的稳定性得到增强。

附图说明

图1是本发明实施例提供的分频器集成电路的构成图；

图2是本发明实施例提供的2/3高速可编程分频器的结构图。

具体实施方式

为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。

本发明实施例提供的高速可编程分频器及分频器集成电路通过由相互物理独立的高速与门和高速锁存器分别实现分频器中的数字逻辑处理和分频处理，对于分频器内的差分信号而言，高速与门和高速锁存器即各自作为差分信号的负载，从而可以实现差分信号的负载对称，使得分频器内的共模干扰和工艺误差减小，电路稳定性得到增强。

在本发明实施例中，分频器集成电路可由一个分频器或多个可编程分频器级联构成，所述多个可编程分频器中的一个、多个或全部为高速可编程分频器。

当所需的基准频率较给定频率很小时，分频器集成电路则需要由多个可编程分频器级联构成，如图1所示，可编程分频器111对输入的给定频率Fin进行分频，分频后输出的频率信号再由可编程分频器212继续进行分频，以此类推，直至最后一级的可编程分频器n13分频后才得到最终所需的基准频率Fout。在该过程中，每级可编程分频器的分频系数由外部的Cx(x＝1，2，...，n)信号及下一级可编程分频器输出的控制信号共同控制，对于可编程分频器n13，则由Cn和固定为“1”的数字信号共同控制。

对于由多个可编程分频器级联构成的分频器集成电路，其分频模数由公式：Fin/Fout＝C1+2*C2+2²*C3+......+2^n-2*Cn-1+2^n-1*Cn+2ⁿ决定，Cx(x＝1，2，...，n)的取值为0或1，故对于不同的(C1，C2，...，Cn)的取值组合，所述分频模数可以为[2ⁿ，2ⁿ⁺¹-1]数值范围内的任意数。

图2则示出了本发明实施例提供的2/3高速可编程分频器的结构，包括有3个高速与门和4个高速锁存器，以及信号输入转换模块和信号输出转换模块，所述高速与门和高速锁存器物理独立。

高速与门121、高速锁存器122以及高速锁存器223即构成一个2分频电路。当Cx为0时，则高速与门227截断高速锁存器326和高速锁存器428间的信号通信，从而输入的频率信号Fin′仅通过高速与门121、高速锁存器122及高速锁存器223进行分频，从而即实现输出的频率信号Fout′为Fin′的2分频信号。

而当Cx为1时，高速与门227则相当于一个通路，高速锁存器326和高速锁存器428即实现串联，同时，在下一级2/3高速可编程分频器反馈输入的信号MODin的控制下，高速与门329、高速锁存器428及高速锁存器326构成的电路串联上述高速与门121、高速锁存器122及高速锁存器223构成的电路即可共同实现Fout′为Fin′的3分频信号。在该过程中，高速锁存器428将反馈控制信号MODout给上一级的2/3高速可编程分频器。

由于高速与门和高速锁存器分别作为差分信号的负载，其对应于差分信号的负载是对称的，从而即可减少共模干扰和工艺误差，提高分频器的抗干扰能力，增强分频器自身电路的稳定性。

信号输入转换模块125则用于将输入的单端频率信号Fin′转换为差分信号后，提供给分频器内各高速锁存器；信号输入转换模块2210则用于将单端控制信号Cx转换为差分信号后提供给高速与门227；信号输出转换模块24则用于将分频后的差分频率信号转换为单端频率信号后输出至下一级可编程分频器。

在本发明实施例中，当图2所示的2/3高速可编程分频器处于上述分频器集成电路的最末一级时，所述信号MODin即为电平为“1”的恒电压信号，所述2/3高速可编程分频器则还要包括一个用于对所述信号MODin进行转换的信号输入转换模块3(图中为示出)。

本发明实施例通过由相互物理独立的高速与门和高速锁存器分别实现分频器中的数字逻辑处理和分频处理，高速与门和高速锁存器各自独立地作为差分信号的负载，即可实现差分信号的负载对称，从而可以减少分频器内的共模干扰和工艺误差，便于分频器内的电路直接进行共模耦合，使分频器自身电路的稳定性得到增强。

以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。