利用模拟信号进行装置中扫描链测试的系统与方法

摘要

本发明公开了利用模拟信号进行装置中扫描链测试的方法与系统。至少一个实施例描述了利用模拟信号进行装置中扫描链测试的方法，该方法包括：从测试模块传送数字输入信号至信号分解器，该信号分解器用于将该数字输入信号划分成与每个数字输入信号对应的位；传送所述位至数字至模拟转换器，该数字至模拟转换器用于产生模拟输入信号；传送该模拟输入信号至该受测试装置中的模拟至数字转换器，以获得与每个所述数字输入信号对应的位；传送所述位至该受测试装置中的扫描链作为输入；以及利用所述位通过所述扫描链测试该受测试装置。本发明所述方法使得在给定装置中执行扫描链测试所需的硬件数量大大减少，同时仍保持同样水平的测试容量。

说明书

技术领域

本发明是关于一种集成电路测试的系统与方法，且特别是关于一种利用模拟信号进行扫描链测试(Scan chain testing)的系统与方法。

背景技术

一直以来，利用多扫描链进行板级测试的方法很流行，因为此方法提供了高度的可测试性。通过提供对集成电路的低层访问，可以更加高效率地执行测试，导致极大地节约成本。例如，使用多扫描链执行的一种常见测试就是监控给定印刷电路板(PCB)的集成电路上的触发器。相对过去一直使用的传统“针床式在线测试”(bed of nail fixtures)而言，使用多扫描链的一个主要优点是节约空间。传统的“针床式在线测试”中多个测试探头(test probes)被物理的安插在给定PCB的各个测试点。可以理解的是，假定某个特定的PCB的空间是有限的，那么测试探头的数量肯定也是有限的。扫描链测试可以解决以下几个问题。首先，扫描链测试为包含数百万个门电路的大规模集成电路提供测试，并确保通过诸如故障切换的测试方法使得信号可以正确切换。这种测试方法确保以一定程度的确定性来完成集成电路的正确制造。此外，扫描链测试提供了测试电路板上集成电路间的互连关系的手段。集成在装置中的扫描链可以从接脚或者核心逻辑信号中捕获数据。或者，也可以将测试数据输入到接脚中以测试特定的逻辑模块。然后，将上述捕获的数据逐次移出，并进行检查以确定被测试逻辑模块的特性和参数。因此，可以将包含预定义测试模式的输入数据逐次移至集成的扫描链元件中。总之，使用扫描链测试可以缩短测试时间，提高测试覆盖率和增强诊断能力。然而，对于焊盘有限的高容量半导体芯片，越来越难以实现因为通过对数字信号的传统使用来传输信号进出芯片需要大量的输入和输出而必需的大量的扫描链。

发明内容

本发明揭露了利用模拟信号进行装置中扫描链测试的系统与方法。本发明的一个实施例是揭露一种方法，利用模拟信号对装置进行扫描链测试，包括：从测试模块传送多个数字输入信号至信号分解器，该信号分解器用于将该多个数字输入信号划分成与该多个数字输入信号中每一个对应的多个位；传送该多个位至数字至模拟转换器，该数字至模拟转换器用于产生模拟输入信号；传送该模拟输入信号至该受测试装置的模拟至数字转换器，以获得与该多个数字输入信号中每一个对应的多个位；传送该多个位至该受测试装置的多个扫描链作为输入；以及利用该多个位通过该多个扫描链测试该受测试装置。

本发明的另一个实施例是揭露一种方法，利用模拟信号对装置进行扫描链测试，包括：从扫描链传送多个数字信号至位于该装置中的数字至模拟转换器，以产生模拟输出信号；转发该模拟输出信号至位于该装置的外部的模拟至数字转换器，以并行方式得到原始数字信号；以并行方式发送该多个数字信号至信号合成器，该信号合成器用于将所述多个数字信号合并成串行的位流；以及发送该位流至测试单元进行分析。

本发明的再一个实施例是揭露一种方法，利用模拟信号对装置进行扫描链测试，包括：产生要被发送到受测试装置的数字测试模式；转换该数字测试模式为模拟输入信号；转发该模拟输入信号至该受测试装置；利用该模拟输入信号进行该受测试装置的扫描链测试，并生成模拟输出信号；转发该模拟输出信号至该受测试装置；转换该模拟输出信号为数字输出信号；以及评估该数字输出信号。

本发明还提供一种系统，利用模拟信号对装置进行扫描链测试，该系统包括：测试模块，用于生成多个数字输入信号和接收多个数字输出信号；第一数字至模拟转换器，用于将该数字输入信号转换为模拟输入信号；第一模拟至数字转换器，用于接收该模拟输入信号和得到与该数字输入信号相关的多个单独位；以及多个扫描链，用于接收用于测试该受测试装置的该多个单独位，该多个扫描链进一步用于生成该数字输出信号。

本发明所述方法使得在给定装置中执行扫描链测试所需的硬件数量大大减少，同时仍保持同样水平的测试容量。对于本领域的普通技术人员而言，其他未包含在本发明下述所揭露的内容与图示中的系统、方法、特征或者优势为显而易见的，因此凡其他未脱离本发明所揭示之精神下所完成之等效改变或修饰，均应包含在本发明之权利要求范围内。

附图说明

本发明的一些实施例会详细描述如下。然而，除了详细描述外，本发明还可以广泛地在其他的实施例中施行，且本发明的范围不受限定，其以权利要求的范围为准。再者，在本说明书中，各元件的不同部分并没有依照尺寸绘图。某些尺度与其他相关尺度相比已经被夸张，以提供更清楚的描述宜对发明的理解。另外，附图中以相同的应用数字指代相应的部分。

图1A绘示了根据本发明示范性实施例的扫描链结构的框图；

图1B绘示了根据本发明示范性实施例的带有多个输入/输出的扫描链结构的框图；

图2绘示了本发明实施例中通过模拟信号的使用进行多个扫描链处理的系统的高级功能图；

图3绘示了本发明实施例中从测试输入信号位流获取模拟输入信号的系统的高级功能图；

图4绘示了本发明将测试输入信号位流分解为多个单独位(individualbits)，同时传输模拟输入信号的实施例；

图5A绘示了本发明系统可替换实施例的示意图，通过使用模拟输入信号来处理多个扫描链；

图5B绘示了本发明另一系统可替换实施例的示意图，通过使用模拟输入信号来处理多个扫描链；

图6绘示了本发明的系统实施例的高级功能图，用于获取作为输出的数字输出信号位流并转发该模拟输出信号至测试模块；

图7绘示了本发明将模拟输入信号用于在受测试装置中应用多个扫描边界输入的实施例的高级流程图；

图8绘示了本发明将模拟输出信号用于发送多个扫描边界输出至测试模块的过程的高级流程图；

图9A绘示了测试单元各组成部分的框图；

图9B绘示了测试单元的示范性实施例的框图，本发明的一些实施例可以在该测试单元中实施。

具体实施方式

以下所述仅为本发明之较佳实施例而已，并非用以限定本发明之申请专利范围；凡其他未脱离发明所揭示之精神下所完成之等效改变或者修饰，均应包含在下述之申请专利范围内。

举例而言，模拟至数字转换器(ADC)通常指用于将模拟信号转换为包含一组位(bit)的数字信号的装置。而位的数量是由该装置所使用的分辨率来决定的。同样，数字至模拟转换器(DAC)通常指用于将包含一组位的数字信号转换为模拟信号的装置。而位的数量是由该装置所使用的分辨率来决定的。这与该数字至模拟转换器被指定再现的可能输出水平的数量对应。而且，在这里描述的受测试装置通常指的是任何装置，包括但不限于包含用于测试目的的边界扫描链的专用集成电路(ASIC)、微处理器、和数字信号处理器(DSP)。最后，测试单元通常可以指用于测试诸如印刷电路板、微处理器等的电子组件的任何装置。

本发明各个实施例的一个方面在于，在给定装置中执行扫描链测试所需的硬件数量大大减少，同时仍保持同样水平的测试容量。对于焊盘有限的高容量半导体芯片，实现因为通过对电子信号的传统使用来传递信号出入芯片需要大量输入和输出而必需的大量扫描链越来越困难。例如，20M字节的集成电路设计会需要200个扫描链，其中每个扫描链包含1000个触发器，以便合理地缩减该集成电路的测试时间。实现扫描链测试所需的这样大量的额外的触发器花费巨大，而且又极大的增加了给定集成电路的印迹(footprint)。通过使用模拟信号而不是数字信号，一些实施例提供了与传统扫描链测试相同的测试水平，却只需要少量的输入和输出用于接收和输出扫描信号。

请参考图1A，绘示了用于边界扫描链测试的示范性结构图。众所周知，可以通过使用集成在流入流程特定芯片的信号的路径中的扫描链来执行装置中的IC级的测试。图1A显示了测试某核心逻辑102的示范性扫描链的结构。从此例可知，核心逻辑102可以由多种逻辑块104和106组成。正如从图1A可见，边界扫描元件112、114、124和126已经被集成至逻辑模块104、106的每一个电子输入/输出中。边界扫描元件112、114、124和126的功能是为使用者提供观察流动通过输入和输出引脚的正常数据的手段。然而，边界扫描元件112、114、124和126也可能将测试信号或者测试模式注入逻辑块104和106中用于测试目的。

一般来说，扫描链以“正常”或者“测试”模式运行。当以正常模式运行时，边界扫描元件112、114、124和126允许正常数据流经逻辑块104和106的输入端口108和120以及输出端口116和128。这些例子中的扫描链100实际是透明的，而没有信号被改动。逻辑块104和106的输入和输出端口仅仅被监视。另一方面，当以测试模式运行时，边界扫描元件112、114、124和126允许将测试数据110和122驱动到输入输出引脚上，同时，将正常数据输入引脚暂时与逻辑模块104和106隔离开。可以经由测试数据输入端110和122将包含预定义测试模式的输入信号驱动到逻辑块104和106中，并可以通过测试数据的输出端118和130监视逻辑块的响应。图1A中显示的测试访问端口(TAP)控制器132控制边界扫描元件112、114、124和126，并提供通过正在测试的核心逻辑102的数据的逐次扫描。TAP控制器132是全部遵循JTAG/IEEE-1140.1边界扫描标准的装置共有的。

图1B显示了逻辑102，其将许多边界扫描元件连接起来以形成扫描链。正如本领域技术人员所见，由于给定设计的核心逻辑102变得越来越复杂，印刷电路板的上的空间量可以很快变得有限，而且，由于印刷电路板的密度使得难以在每一个输入/输出引脚上嵌入大量的边界扫描元件或者焊盘。

请参考图2，其描述了利用模拟信号处理多个扫描链的系统的一个实施例的高级功能图。图2显示的是测试单元200。测试单元200可以是用于测试其他电子装置(例如，集成电路、ASIC、DSP)的任何装置。更具体地，测试单元200可以是任何类型的自动测试装备(ATE)，其一般指用于测试电子装置或者模块的任何自动装置。测试单元200也可以是计算机系统广泛种类中的任何一种，或者是类似个人电脑的工作站点。然而，测试单元200也可以是简单的控制器或者测量装置，比如数字万用表。

在一些实施例中，测试单元200包含下列模块：测试模块202，信号分解器208，数字至模拟转换器212，模拟至数字转换器226和信号合成器232。测试单元200可以连接至受测试装置214。从顶层角度来看，测试单元200提供测试输入信号204给受测试装置214，同时测量/监视受测试装置214的响应。基于受测试装置214的响应，可以确定受测试装置214的参数和特性。一些实施例的一方面是，通过单一模拟输入将多个数字信号应用于装置214上，从而由于受测试装置214上输入端数量的减少而导致了成本的节约。这也最终导致了在受测试装置214上留下更少的印迹。同样，可以通过使用单一模拟输出从受测试装置214读取多个数字输出，从而再次由于受测试装置214上所需输出数量的减少而导致了成本的节约。可以将测试单元200中的测试模块202耦接至信号分解器208。测试模块202生成并发送测试输入信号204至信号分解器208。测试模块202还提供时钟信号CLK_A、CLK_B至信号分解器208。

利用时钟信号CLK_A、CLK_B，信号分解器208提取出组成测试输入信号204的多个单独位(individual bits)210。在一些实施例中，由于从测试输入信号204中提取单独位210时所具有的内在的延迟，信号分解器208还包含延迟缓冲器，该延迟缓冲器用于暂时存储多个位直到所有的位210被提取完。信号分解器208然后转发位210至数字至模拟转换器212。请注意，位于装置214中的扫描链218的数量是与测试输入信号204的位的数量直接成比例的。作为例示，假设受测试装置214包含N个扫描链218，那么测试输入信号204将由包含N位的倍数的位流组成。举例而言，假设受测试装置214上有125个扫描链218。该情况下，测试输入信号204将包含125位的倍数(例如，125位、250位、500位)。

数字至模拟转换器(DAC)212将从信号分解器208转发的位210转换为模拟输入信号213。在一些实施例中，数字至模拟转换器212为N位数字至模拟转换器，其中N等于受测试装置214上扫描链218的数量。因此，N位数字至模拟转换器212可以产生2^N个级别。数字至模拟转换器212然后转发模拟输入信号213至受测试装置214。一些实施例的一方面在于将单一模拟输入信号用于发送多个扫描链输入的事实。因此，该受测试装置214仅仅需要用于模拟输入信号的单一输入来代替大量的数字输入。

在受测试装置214中，模拟输入信号213被转发至模拟至数字转换器215，其中模拟输入信号213又被转换成包含N位的数字信号。这N位然后被转发至扫描链218用于测试目的。

一旦该测试输入信号已经被受测试装置214处理，则将输出信号从扫描链218传送至数字至模拟转换器220，其中将单独位转换为单一模拟输出信号224。一些实施例的另一方面在于将单独模拟输出信号224从受测试装置214传送至测试模块202。

模拟至数字转换器226转发N位228至信号合成器232，信号合成器232是耦接至测试模块202。信号合成器232接收时钟信号CLK_C、CLK_D，其中信号合成器232每次用于构建N位(bit string)228的位串。位228的该串包含上述测试模块202读取和处理的测试输出信号204。

请参考图3，它描述了一从测试输入信号中提取模拟输入信号的高层功能方框图。该测试模块202包含一时钟发生器302，用于提供时钟信号CLK_A、CLK_B至一信号分解器208。在一些实施例中，时钟信号CLK_A由信号分解器208中的移位寄存器使用。测试模块202还包含测试信号发生器304，用于产生测试输入信号204，以发送至受测试装置214的扫描链218。测试输入信号204包括多个N位306，其中N等于与受测试装置214中的扫描链218相关的输入和输出端口的总数。如图3所示，给定测试模式可能包括多个N位306。N位306中的每一个被定义为需要时间T来完成从信号发生器304的转移。图2所示的例子中，该位流包含多个N＝12位。这与N＝12个输入对应。

测试输入信号比特流204然后被转发至信号分解器208，在其中提取组成测试输入信号204的单独位210。信号分解器208执行对测试输入信号204的串行至并行转换。位流的位0对应于测试输入信号1，位1对应于测试输入信号2，依此类推。其中，位11对应于测试输入信号12。一旦单独位210被提取，则将该N＝12位以并行方式转发至数字至模拟转换器212，在其中得到单一模拟输入信号213。

图4描述了将测试输入信号位流(bitstream)分解成单独位(individual bits)的实施例。在一些实施例中，信号分解器208可以包含一系列触发器402、404、406和408，该些触发器依次级联形成移位寄存器。正如本领域技术人员所知，移位寄存器将数据串(string)依次移入。接着在每一个上升时钟周期将该数据串向右移位一级。图4显示了一个实施例，其中将一系列D型触发器402、404、406和408依次级联，并将每一个在前级的输出端(‘Q’输出端)连结到下一级的输入端(‘D’输入端)，以构成N位移位寄存器。每个触发器之后在‘Q’输出端上存储数据。因此，在图4中，这里有N个存储位置可用。利用所示的级联D型触发器，利用时钟信号CLK_A将测试输入信号204依次移位，然后以并行的方式从每个‘Q’输出端中提取。然后将各个‘Q’输出馈给至延迟缓冲器420。因为N位移位寄存器需要N个时钟脉冲来将全部N位移出至‘Q’输出端，在可以提取所有的位之前存在延迟。延迟缓冲器420暂时存储该数据位直至所有的N位210变为可用，然后利用时钟信号CLK_B以并行方式将N位210移位至数字至模拟转换器212。请注意，CLK_B的期间是CLK_A的期间的N倍。这就确保了在N位210被转发至数字至模拟转换器212之前已经从该移位寄存器中提取了所有的N位210，一旦该N位210被馈给至数字至模拟转换器212，则得到模拟输入信号213。

图5A描述了通过利用模拟输入信号处理多个扫描链的系统的可选实施例。在一些实施例中，可以将多个数字数据流转换成多个模拟输入信号。简而言之，仅讨论将信号用于多个扫描链。类似于图2中所示的实施例，测试单元200提供测试输入信号502至受测试装置214，同时测量/监视受测试装置214的响应。基于装置214的响应，可以确定受测试装置214的参数和特性。该实施例的一方面在于，通过多个模拟输入将多个数字输入施加到受测试装置214。因此，由于减少了受测试装置214上的输入数量而导致成本的降低。类似地，也可以通过利用多个模拟输出而从受测试装置214中读取多个数字输出，同样由于减少了受测试装置214上的输出数量而导致成本的降低。可以将测试单元200中的测试模块202耦接至信号分解器208。测试模块202产生并发送多个测试输入信号502至受测试装置214。测试模块202提供时钟信号CLK_A、CLK_B至信号分解器208。

利用该时钟信号CLK_A、CLK_B，信号分解器208提取组成测试输入信号502的单独位。在一些实施例中，由于从测试信号502中提取单独位210、504涉及固有的延迟，信号分解器208还包含延迟缓冲器310，用于暂时存储位直到所有的位210、504被提取。信号分解器208然后转发位210、504至数字至模拟转换器212、506。此实施例中，信号分解器208从测试模块202中取得多个测试输入信号502并将所述位划分为N位210和M位504。这些位210和504被馈给至数字至模拟转换器(DAC)212、506。

第一DAC212将从信号分解器208转发的N位210转换为模拟输入信号213。第二DAC506将从信号分解器208转发的M位504转换为另一模拟输入信号508。在一些实施例中，第一DAC212可以是N位DAC，第二DAC506可以是M位DAC。(N+M)的总和等于位于受测试装置214中的扫描链218的数量。

第一DAC212和第二DAC506接着转发模拟输入信号213、508至受测试装置214。在受测试装置214中，将模拟输入信号213、508转发至模拟至数字转换器215、510，在其中将模拟输入信号213、508分别转换回包含N和M位的数字信号，接着将这N+M位转发至扫描链218用于测试目的。

图5B描述通过使用模拟信号来处理多个扫描链的系统的另一个实施例。如图5B所示，请注意在一些实施例中可以利用模拟输入信号213仅用于输入测试输入信号204。接着由测试单元200从受测试装置214中直接读取数字输出信号。其它实施例可以利用模拟输出信号仅用于从受测试装置214中读取输出信号。在这些情况下，数字信号被直接发送至扫描链218。

图6描述了产生数字信号位流用于输出和转发该信号至测试模块的实施例的高级功能图。如图所示模拟输出信号224，位于受测试装置214的输出端。再简要地参考图2，模拟输出信号224由位于受测试装置214中的数字至模拟转换器220产生。模拟输出信号224然后被传送至位于测试单元200中的模拟至数字转换器226，再其中将模拟输出信号224转换成N位228。该N位228然后被馈给至信号合成器232，在其中构建串行位流。实质上，信号合成器232的一个功能就是执行所述数字信号的并行至串行转换。时钟信号CLCK_C是由测试模块202通过时钟发生器608生成的，然后被转发至信号合成器232，使得通过并行至串行转换器610将该位228从模拟至数字转换器226中同步输出。如图6所示，信号合成器232包含位串。位的总数是N的倍数。此例中，N等于12，因此，每一个位流都是由至少N＝12位组成。信号合成器232包含延迟缓冲器602，其功能很像图4所示的延迟缓冲器420。利用CLK_D，延迟缓冲602器转发包含N位的位流至分析模块606。延迟缓冲器602的目的是暂时存储数据，由于通过并行至串行转换器610同步输出N位所需的有限时间量。同样，请注意，CLK_D的期间是CLK_C的期间的N倍。延迟缓冲器602每N个CLK_C的循环周期就转发一个N位串204，因为这是通过并行至串行转换器610移位N位所需的时间量。

图7显示了将模拟输入信号用于向受测试装置施加多个扫描链输入的实施例的处理的高级流程图。开始在步骤710，首先产生测试模式。这是测试输入信号204，其在稍后作为位于受测试装置214中的多个扫描链218的输入。测试输入信号204由N个信号组成，其与要被插入到扫描链218中的N个输入对应。接下来在步骤720，将测试输入信号204发送至信号分解器208，在其中每次从测试输入信号中提取N位。一旦从测试输入信号204得到所述单独位，则将所述位以产生模拟输入信号213所用的并行方式发送至数字至模拟转换器212。在一些实施例中，步骤710-730在测试单元200中执行。一旦产生模拟输入信号213，则将模拟输入信号213转发至受测试装置214(步骤740)，其中位于受测试装置214中的数字至模拟转换器215将模拟输入信号213转换回连续的N位(步骤770)。然后将N位路由至受测试装置214中的扫描链218中的各种输入端(步骤760)。重复步骤710-760直至完成扫描链测试(步骤770)。

图8显示了将模拟输出信号用于将来自多个扫描链218的输出发送至测试单元204的实施例的处理的高级流程图。开始在步骤840，从扫描链218中读取该输出，然后传递至数字至模拟转换器220。一旦由受测试装置214的内部DAC220产生模拟输出信号224，则将模拟输出信号224转发至位于受测试装置214外部的模拟至数字转换器(ADC)226(步骤820)。外部ADC226转换模拟输出信号224至连续的位228(步骤830)，其然后被转发至信号分解器232，在其中再次得到数据流(data stream)。最后，在步骤850，该多个位被依次定时输出至测试模块202，在其中捕获和分析来自装置214中的扫描链218的测试输出信号。重复步骤810-850直至完成扫描测试(步骤860)。

请参考图9A，其描述示出测试单元900的各个组件的框图。在一些实施例中，测试单元900可以包括各种模块。这些模块可以构建在测试单元900内部或者存在于一个单独分开但是被电耦接的板卡上，诸如用于产生和捕获数据的一般数据接口卡910。数据接口卡910上的模块可以包括：测试模块920，用于产生和分析数据；信号分解器930，用于提供测试模块920与数字至模拟转换器940之间的串行至并行接口；模拟至数字转换器960，用于从受测试装置950中接收模拟输出信号；以及信号合成器970，用于提供模拟至数字转换器960与测试模块920之间的并行至串行接口。

图9B描述了其上可以包含一些实施例的测试单元的示范实施例的框图。一般来说，测试单元900可以包含任何有线或者无线连接的计算装置，诸如桌面计算机、便携式计算机、专用服务器计算机、多处理器计算装置、移动电话、个人数字助理(PDA)、手持或手写计算机、嵌入式设备等等。不考虑其具体配置，测试单元900例如可以包含存储器992、处理装置982、几个输入/输出接口990、以及大容量存储器986，这些装置中的每一个通过数据总线988相连。测试单元900的显示器984例如可以包括用于PC的计算机监视器或等离子屏幕、或者手持装置上的液晶显示屏(LCD)。

处理装置982可以包括定制的、或商业可用的处理器、中央处理单元(CPU)或者辅助处理器、基于半导体的微处理器(以微芯片的形式)、宏处理器、一个或者多个专用集成电路(ASIC)、多个适当地配置的数字逻辑门、以及其它公知的独立地和以各种组合形式包括离散元件用于协调所述计算系统的总体操作的电子设备。

输入/输出界面990为输入和输出数据提供了一定数量的接口。例如，当测试单元900包括个人计算机时，这些组件可以与诸如键盘或者鼠标的用户输入装置进行接口连接。当测试单元900包括手持装置(例如，PDA、移动电话)时，这些元件可以与功能键或者按钮、触摸感应屏等进行接口连接。

存储器992可以包含易失性存储器元件(RAM，诸如DRAM和SRAM等)、和非易失性存储器元件(例如，ROM、硬盘驱动器、磁带、CDROM等)的任何组合。典型地，存储器992包含内置操作系统994、一个或者多个内置应用程序、仿真系统、或者仿真应用程序，用于多种操作系统和/或仿真硬件平台、仿真操作系统中的任何一种。在一些实施例中，所述应用程序可以包含某些类型的扫描链测试程序996，其将允许用户定义测试输入信号并允许用户监视来自受测试装置的输出。扫描链测试程序996可以通过数据总线998与数据界面910接口连接以对外部装置执行扫描链测试。本领域普通技术人员可以想到存储器962可以、而且典型地包括那些为了简化目的而忽略的其它元件。

应该强调，上面提到的实施例仅仅是可能的实现的一些例子。可以对上述实施例进行许多变形和修改而不背离本发明公开的原理。意图将所有这样的修改和变形包含在本发明公开的范围之内并由所附权利要求书来限定。

例如，本领域普通技术人员可以根据如上所描述的实施例想到，利用模拟信号进行装置的扫描链测试包含：从测试模块传送数字输入信号至信号分解器，该信号分解器配置用于将所述数字输入信号划分成与每个数字输入信号对应的位；传送所述位至数字至模拟转换器，该数字至模拟转换器配置用于产生模拟输入信号；传送所述模拟输入信号至受测试装置中的模拟至数字转换器以获得与每个数字输入信号对应的位；传送所述位至受测试装置中的扫描链作为输入；以及通过扫描链利用所述位来测试该受测试装置。

在某些实施例中，所述模拟至数字转换器是N位模拟至数字转换器，其中N等于扫描链输入信号的数量。对于一些实施例，利用移位寄存器来执行将数字输入信号划分成单独的位的步骤。对于另外一些实施例，所述移位寄存器包括级联的D型触发器，而且以串行至并行的方式划分所述单独的位。

再一实施例涉及利用模拟信号进行装置的扫描链测试的方法，包含：从扫描链传送数字信号至装置中的数字至模拟转换器以产生模拟输出信号；转发模拟输出信号至位于装置外部的模拟至数字转换器以得到并行的原始数字信号；以并行方式发送多个数字信号至信号合成器，该信号合成器用于合并所述多个数字信号成为串行方式的位流；和发送该位流至测试单元用于分析。

在某些实施例中，模拟至数字转换器是N位模拟至数字转换器，其中N等于扫描链输出信号的数量。在一些实施例中，测试单元用于评估位流以测试装置。在另外一些实施例中，该测试单元包含延迟链，用于在处理信号之前等待直到接收到包含N位的信号，其中N是扫描链输出信号的数量。

再一实施例涉及利用模拟信号进行装置的扫描链测试的方法，包含：生成数字测试模式发送至受测试的装置；转换数字测试模式为模拟输入信号；转发该模拟输入信号至受测试的装置；利用模拟输入信号进行装置的扫描链测试和生成模拟输出信号；从受测试中的装置转发模拟输出信号；将模拟输出信号转换成数字输出信号；以及评估数字输出信号。

在某些实施例中，利用信号分解器和N位数字至模拟转换器进行数字测试模式至模拟输入信号的转换。在一些实施例中，利用N位模拟至数字转换器和信号合成器执行从数字输出信号至模拟输出信号的转换。

更一实施例涉及利用模拟信号进行受测试装置的扫描链测试的方法，包含：测试模块，用于产生数字输入信号和接收数字输出信号；第一数字至模拟转换器，用于将数字输入信号转换成模拟输入信号；第一模拟至数字转换器，用于接收模拟输入信号并得到与数字输入信号相关联的单独位；和扫描链，用于接收单独位以测试该受测试装置，该扫描链进一步用于生成数字输出信号。

在某些实施例中，第一数字至模拟转换器是N位数字至模拟转换器。在一些实施例中，第一模拟至数字转换器是N位模拟至数字转换器。在一些实施例中，该系统进一步包含信号分解器，用于将来自测试模块的数字输入信号划分为单独的位，并以串行至并行方式发送这些单独的位至第一数字至模拟转换器。一些实施例中，信号分解器包含：移位寄存器，用于以依次输出数字输入信号的单独位；和延迟缓冲器，用于暂时存储单独位。在一些实施例中，值N与扫描链输入信号的数量对应。在另外一些实施例中，值N与扫描链输出信号的数量对应。在一些实施例中，该系统进一步包含：第二数字至模拟转换器，用于将来自扫描链的数字输出信号转换成模拟输出信号；第二模拟至数字转换器，用于接收模拟输出信号并得到与数字输出信号相关联的单独位；以及信号合成器，用于将来自第二模拟至数字转换器的输出位构建为位串，并一并行至串行方式发送至测试模块。在另外一些实施例中，信号合成器进一步包含第二延迟缓冲器，用于暂时存储该位串。