具有有利于不同导电率类型区域的栅的浮体存储单元

摘要

描述了一种用于制作浮体存储单元(FBC)的方法以及其中采用有利于不同导电率类型区域的栅的所得FBC。在一个实施例中，具有较厚绝缘的p型背栅与较薄绝缘的n型前栅配合使用。描述了对于未对齐进行补偿的处理，这允许制作不同氧化物和栅材料。

说明书

技术领域

本发明涉及动态随机存取存储器(DRAM)的领域以及具有双栅的器件，具体来说是采用具有又称作浮体单元(FBC)的浮体的晶体管的那些器件。

背景技术

最常见的DRAM单元将电荷存储在电容器上，并采用单个晶体管来接入电容器。近来，已经提出一种单元，它将电荷存储在晶体管的浮体中。对背栅偏置，以便将电荷保持在浮体中。

在一种建议中，在硅衬底上形成氧化层，以及在氧化层(SOI衬底)上形成用于有源器件的硅层。从硅层来限定浮体，以及衬底用作背栅或偏置栅。这个方案存在的一个问题是由于厚氧化层而在背栅上所需的较高电压。对于这种结构及其它结构，在将FBC缩放到目前技术水平的栅长度时，需要采用高电压背栅偏置或者采用更薄的背栅氧化层来保持体中的额外空穴。在背栅界面上收集的空穴取决于背栅/平带电位差和栅氧化物厚度。在氧化物变薄时，栅泄漏变高，从而引起具有清除存储电荷的作用的电子隧穿。

已经提出若干结构来减小上述的较高偏置电位，其中包括使用双栅浮体和硅柱。这些结构难以制作。在以下文献中描述了这种技术及其它相关技术：C.Kuo，IEDM，2002年12月，按照M.Chan ElectronDevice Letters(1994年1月)；C.Kuo，IEDM，2002年12月，“双栅浮体单元的假设构造”；T.Ohsawa等人，IEEE Journal of Solid-State Circuits，Vol.37，No.11，2002年11月；以及David M.Fried等人，“改进的独立栅N型FinFET制作和表征”，IEEE Electron Device Letters，Vol.24，No.9，2003年9月；用于嵌入式DRAM应用的具有25nm BOX结构的高度地可缩放FBC，T.Shino，IDEM 2004，第265-268页；T.Shino，IEDM 2004，“具有扩大的信号窗口和优良逻辑过程兼容性的全耗尽FBC(浮体单元)”；T.Tanaka，IEDM 2004，“关于无电容IT-DRAM的缩放性研究：从单栅PD-SOI到双栅FinDRAM”；美国专利申请2005/0224878；以及“具有自对齐触点的独立控制的双栅纳线存储单元”，美国专利申请序号为11/321147，2005年12月28日提交。

在R.Ranica等人于2005年在“技术论文的VLSI技术摘要的专题”中第38页描述了在块衬底上形成的另一种浮体存储器。如文中所述，浮动p阱通过浅沟槽隔离区和下方的n阱与相邻器件隔离开。在对相同列上的器件进行读或写时，发生漏区干扰。源区、漏区和体区(body)之间、以及源区、体区和n阱之间的寄生双极晶体管在干扰条件下可能引起电荷损失。在本发明的一个实施例中会看到，这个问题得到解决。与高电压偏置关联的其它问题也得到解决。

发明内容

根据本发明的一个方面，提供一种存储器件，包括：半导体翼片；在所述翼片的一侧设置的第一栅结构；在所述翼片的对侧设置的第二栅结构；以及所述第一或第二结构其中之一比所述栅结构中的另一个栅结构具有用于使电荷保持在所述翼片中的更有利特性。

在本发明的一个实施例中，所述第一和第二栅结构其中之一包括具有与所述另一个栅结构中的栅不同的功函数的栅。

在本发明的一个实施例中，所述第一和第二栅结构其中之一具有与所述另一个栅结构不同的栅介质厚度。

在本发明的一个实施例中，所述翼片包括n型源和漏区，所述第一栅结构具有比所述第二栅结构更薄的栅氧化物，以及所述第二栅结构包括具有有利于p型器件的功函数的栅。

在本发明的一个实施例中，从块硅衬底形成所述翼片。

在本发明的一个实施例中，所述翼片掺杂p型掺杂剂。

根据本发明的另一方面，提供一种存储器，包括：多个第一和第二平行的间隔开的翼片，在相邻翼片上相互面对的侧表面所限定的所述翼片之间具有交替的第一和第二区域；在翼片的交替第一区域上设置的第一栅结构；在翼片的交替第二区域上设置的第二栅结构；其中，所述第二栅结构具有与所述第一栅结构不同的栅氧化物厚度和不同的栅材料其中至少一项。

在本发明的一个实施例中，所述翼片包括n型源和漏区，以及所述第二栅结构的氧化物厚度比所述第一栅结构更厚。

在本发明的一个实施例中，第二栅结构的所述栅材料由具有范围大约为4.6至5.2eV的功函数的金属来形成。

在本发明的一个实施例中，所述翼片与块硅衬底结合在一起。

根据本发明的又一方面，提供一种存储器，包括：具有底部区域和上部区域的半导体翼片；与所述翼片绝缘的第一栅，包括围绕所述翼片的底部区域的层；以及在所述翼片的上部区域中形成的晶体管。

在本发明的一个实施例中，所述层包括多晶硅。

在本发明的一个实施例中，所述多晶硅包括p型掺杂剂。

在本发明的一个实施例中，所述晶体管包括三栅晶体管。

在本发明的一个实施例中，所述三栅晶体管具有高k介质绝缘以及功函数大约在4.6至5.2eV之间的金属栅。

在本发明的一个实施例中，所述翼片与块硅衬底结合在一起。

在本发明的一个实施例中，所述第一栅通过比用于所述晶体管的栅绝缘体的氧化物更厚的氧化物来绝缘。

根据本发明的又一方面，提供一种方法，包括：形成多个间隔开的平行半导体翼片，在所述翼片之间具有第一交替和第二交替区域；形成在第一交替区域中相互面对的两个第一翼片表面上延伸的第一厚度的第一连续栅绝缘；形成在第二交替区域中相互面对的两个第二翼片表面上延伸的第二厚度的第二连续栅绝缘；以及其中，所述第一厚度大于所述第二厚度。

在本发明的一个实施例中，在所述第一栅绝缘上形成第一栅材料，以及在所述第二栅绝缘上形成第二栅材料。

在本发明的一个实施例中，所述第一栅材料有利于p沟道器件，以及所述第二栅材料有利于n沟道器件。

在本发明的一个实施例中，所述第一栅材料具有大约在4.6至5.2eV之间的功函数，以及所述第二栅材料具有大约在3.9至4.6eV之间的功函数。

在本发明的一个实施例中，在衬底的存储器部分形成所述第一栅绝缘和第二栅绝缘，以及在所述衬底的逻辑部分形成所述第二栅绝缘，以用于n沟道和p沟道晶体管。

根据本发明的再一方面，提供一种方法，包括：形成多个间隔开的平行半导体翼片；在所述间隔开的翼片之间淀积牺牲层；在一个翼片的上表面与下一个翼片的上表面之间或者在所述翼片上形成掩模构件，使得在所述翼片之间存在交替覆盖和交替未覆盖区域；以及对所述翼片之间的未覆盖交替区域中的所述牺牲层进行湿蚀刻。

在本发明的一个实施例中，在去除所述牺牲层之后，在所述未覆盖区域中形成第一栅绝缘。

在本发明的一个实施例中，在从所述覆盖区域去除所述牺牲层之后在先前覆盖和未覆盖区域中都形成第二栅绝缘。

根据本发明的再一方面，提供一种用于制作存储器阵列的方法，包括：形成多个间隔开的平行翼片；形成与所述翼片绝缘的、实质上围绕所述翼片的下部的底栅；在所述翼片的上部形成晶体管。

在本发明的一个实施例中，所述晶体管是三栅晶体管。

在本发明的一个实施例中，所述晶体管是平面晶体管。

在本发明的一个实施例中，所述底栅是p型多晶硅栅，以及所述晶体管是n沟道晶体管。

在本发明的一个实施例中，所述底栅通过比用于所述晶体管中的栅介质更厚的栅介质与所述翼片绝缘。

附图说明

图1是现有技术的存储器中的浮体单元(FBC)及其到外围电路的连接的平面图。

图2是在绝缘体上硅(SOI)衬底上制作的现有技术的FBC的透视图。

图3是在SOI衬底上制作的、根据本发明的一个实施例的FBC的透视图。

图4是能量图，说明对于n+功函数栅和p+功函数栅的不同背栅偏置时的累积空穴密度。

图5是简图，说明用来计算电子从图6的栅极到浮体的传输概率的Wentzel-Kramers-Brillouin(WKB)近似。

图6是简图，说明背栅氧化物上的电位对电子的传输概率。

图7A是衬底的截面正视图，在其中，在n阱中限定通过隔离区分隔的FBC的翼片。图7-15一般通过与图3的线条7-7对应的剖面线，但与图3的SOI衬底不同，采用了块衬底。

图7B是图7A的衬底的不同部分的截面正视图，在其中，隔离区在p阱以及在n阱中形成，衬底的这个部分用于制作逻辑CMOS晶体管。

图8A说明在蚀刻了隔离区之后的图7A的结构。

图8B说明在蚀刻了隔离区之后的图8A的结构。

图9A说明在形成介质层之后的图8A的结构。

图9B说明在形成介质层之后的图8B的结构。

图10A说明SLAM层形成和平面化之后的图9A的结构。

图10B说明SLAM层形成和平面化之后的图9B的结构。

图11A说明掩蔽步骤之后的图10A的结构。

图11B说明在去除SLAM层之后的图10B的结构。

图12A说明在有选择地去除SLAM层和下方氧化层、以及去除掩模构件和剩余SLAM的蚀刻步骤之后的图11A的结构。

图12B说明去除氧化层之后的图11B的结构。

图13A说明形成附加氧化层之后的图12A的结构。

图13B说明形成氧化层之后的图12A的结构。

图14A说明在另一个掩蔽步骤和SLAM蚀刻步骤以及从暴露区域去除p金属之后的图13A的结构。

图14B说明从p阱区域去除p金属之后的图13B的结构。

图15A说明在淀积n金属层、多晶硅层和平面化之后的图14A的结构。

图15B说明在淀积n金属层、多晶硅层和平面化之后的图14B的结构。

图16A是图15A所示的结构的截面正视图，但离开栅区一定距离(一般通过与图3的线条16-16对应的剖面线)截取，在另一个掩蔽步骤、SLAM蚀刻步骤之后以及在尖离子注入期间。

图16B说明从离开栅区一定距离截取的、在尖离子注入期间的图15B的结构。

图17是在形成硅化物之后、一般通过与图3的剖面线7-7对应的剖面线的FBC的截面正视图。

图18是采用FBC的存储器的另一个实施例的平面图，其中采用不同氧化物厚度以及具有与顶栅不同的功函数的底栅。

图19是通过图18的剖面线19-19截取的、经过存储器中的两个单元的截面正视图。

图20是通过图18的剖面线20-20截取的、经过图18的存储器中的两个单元的截面正视图。

图21是截面正视图，说明用来制作通过剖面线19-19看到的图19和图20的FBC的处理。

图22是截面正视图，说明用来制作通过图18的剖面线20-20看到的图19和图20的FBC的处理。

图23说明形成氧化区之后的图21的结构。

图24说明形成与FBC的背栅对应的底栅之后的图23的结构。

具体实施方式

在以下描述中，描述存储器以及用于制作存储器的方法。阐述大量具体细节、如具体的导电率类型，以便提供对本发明的透彻理解。本领域的技术人员非常清楚，即使没有这些具体细节也可实施本发明。在其它情况下，没有详细描述众所周知的处理步骤和电路，以免不必要地影响对本发明的理解。

浮体单元操作和现有技术的器件

在图1中以示意图的形式说明单个存储单元。说明在氧化层(例如图2的BOX 250)上形成并且从例如单晶硅层蚀刻的半导体线、体或翼片120的一部分。体120包括设置在体的相对端的一对间隔开的掺杂区110和130，由此限定沟道区100。在一个实施例中，沟道区是p型区，以及源区130和漏区110更多地掺杂n型掺杂剂。可将沟道区掺杂为接近其相对侧的两个不同的掺杂级。

标识为前栅140和背栅150的一对栅在体120周围形成。栅140和150分别通过氧化层或高k介质层160、170与硅体120的沟道区100绝缘。在图1中，栅表示为在体的相对侧，以便简化附图。单元的更准确描述在图2的透视图中示出。单元通常在存储器中的单元阵列中形成。

图1的存储单元是与存储器的外围电路耦合的四端子器件。对于所示的n沟道实施例，源区与地耦合，以及背栅150与偏置(恒定电位)、例如-1伏特的源耦合。漏端子110与存储器中的位线230连接。前栅140与存储器中的字线240连接，以便允许单元的选择。下面将会进行描述，单元是动态随机存取存储单元，因此，所存储的数据需要定期刷新。

首先假定，图1的单元没有存储电荷，以及通过将正电位施加到与栅140耦合的字线来选择单元。还假定，二进制一要存储在(写入)单元中，通过电荷的存储来表示。(二进制0通过没有电荷来表示。)放大器190向位线230提供正电位，从而使体120的沟道100的反型沟道210导通，如场效应晶体管中通常发生的那样。在发生这种情况时，对于n沟道实施例从碰撞电离所产生(一般从碰撞电离产生)的空穴在施加到栅150的偏置的影响下朝这个栅漂移。从字线240去除电位以及从位线230去除电位之后，这些空穴保留在体区120的存储区200中。其它充电机制可用于将数据写入单元。例如，栅感应漏极泄漏(GIDL)还在不同的偏置集合(VFG＜0，Vd＞0，VBG＜0)上建立电子/空穴对。

假定需要确定单元是存储二进制1还是二进制0。通过将正电位施加到字线230来选择单元。单元的门限电压根据区域200中是否存储空穴而移位。单元具有较低门限电压，也就是说，它在区域200中存储了电荷时更易于导通。门限电压的这种移位由读出放大器180来读出，并提供关于该单元是存储二进制1还是二进制0的读数。将读数提供给I/O输出线，或者提供给刷新电路以刷新单元的状态。

可通过将读电流与交叉耦合的读出放大器中的参考电流进行比较来确定单元的门限电压。可通过对于其中的一个单元处于状态“1”以及另一个单元处于状态“0”的一对参考单元求平均，来确定参考电流。

动态存储单元的一个特性是它的保持时间。这是恢复表示二进制状态的存储电荷所需的刷新周期之间的时间。理想情况下，保持时间应当尽可能长，以便减少与刷新单元关联的开销，并且提供可访问单元的更长时间段。理想情况下，保持时间应当增加而没有负面影响诸如读电压、单元大小等的其它单元特性。下面会看到，获得改进的保持时间，而不增加单元大小或者它的偏置电压。这通过不对称栅结构来实现，下面将会进行描述。

在一种现有技术的FBC中，在图2的BOX 250上制作单元；在未示出的硅衬底上形成BOX 250。例如，在BOX 250上设置的单晶硅层中制作存储器的有源器件。这个SOI衬底是半导体工业中众所周知的。举例来说，它的制作方式是，将硅层结合到衬底上，然后对硅层平面化以使它比较薄。这种较薄的低体效应层用于有源器件。已知用于形成SOI衬底的其它技术，包括例如，将氧注入硅衬底以形成隐埋氧化层。在图2的现有技术器件中，栅140和150与翼片120和源区130一起示出。

具有不对称栅结构的FBC的实施例及其有益效果

现在参照图3，在FBC的一个实施例中，翼片264在隐埋氧化物260上制作。说明翼片264的源区263。前栅261和背栅262表示为通过氮化硅构件265分隔。与图2的结构不同，在图3中，栅结构261和262是不同的。栅中每一个所用的金属的功函数是不同的，和/或栅氧化物厚度是不同的。对于n沟道实施例，栅261可能是n+掺杂多晶硅栅或者具有有利于n沟道器件的功函数的金属，而栅262则可能是p+掺杂多晶硅栅或者具有有利于p沟道器件的功函数的金属。以下将这些栅分别称作n+栅和p+栅。当由金属制作时，通常采用高k介质。

具有高介电常数(k)的栅介质、如金属氧化物介质是例如HfO₂或ZrO₂或者诸如PZT或BST之类的其它高k介质。(以下称作栅氧化物。)栅介质可通过诸如原子层淀积(ALD)或者化学汽相淀积(CVD)之类的任何众所周知的技术来形成。或者，栅介质可以是生长的介质。例如，栅介质可以是采用湿式或干式氧化过程生长的二氧化硅膜。

对于n沟道实施例，p+栅具有更厚的氧化物，以便防止电荷传输、因而改进了保持力。此外，没有在翼片的背栅侧形成源/漏尖注入区。

在栅氧化物上形成金属栅。在一个实施例中，栅材料包括诸如钨、钽、钛和/或氮化物以及它们的合金之类的金属膜。对于n沟道器件，可采用范围为3.9至4.6eV的功函数。对于p沟道器件，可采用范围为4.6至5.2eV的功函数。因此，对于同时具有n沟道和p沟道晶体管的衬底，可能需要采用两个分开的金属淀积过程。栅的其余部分可以是另一种金属或多晶硅，如下面一个实施例中出现的那样。

图2和图3的器件的空穴累积的比较如图4所示。箭头150指向表示作为栅电压的函数、与图2的栅150关联的空穴累积量的线。假定背栅150是n+栅。类似地，箭头262指向与图3的栅262的空穴累积关联的线。假定背栅262是p+栅。假定图2的栅150上的电压为-1.5伏特，对于图3的栅262仅采用-0.4伏特的电压就可获得相同的空穴密度。对于给定电压，P+栅比图2中它的对等n+栅吸引实质上更多的空穴。

从体到栅的隧穿势垒的图5的WKB近似用来形成图6的传输概率对电压的曲线。在图6中，说明有效清除存储电荷的电荷转移的概率。图6说明三种近似：一个用于p+栅，另一个用于n+栅，以及具有中间能隙栅的中间情况。可以看到，传输概率大约比n+栅高四个数量级，这是图2的实施例与图3的采用p+栅相比时的情况。甚至中间能隙栅也提供两个数量级的改进。传输概率直接影响保持时间。通过降低的电子传输概率，FBC中的保持时间得到改进，如同n沟道FBC中的p+背栅的情况一样。

尤其是在翼片以工艺的临界尺寸形成阵列的情况中，实现图3的结构的一个难题是对于制作两个不同的栅氧化物和/或栅材料的掩蔽。由于在掩蔽过程中很少可实现完全对齐，所以一般采用某种机制对于未对齐进行补偿。下面将会进行描述，对于未对齐提供补偿，由此允许以与给定工艺关联的最小几何尺寸来制作图2的器件。此外，下面将会进行描述，FBC在与逻辑器件相同的块衬底上制作。

具有不对称栅结构的FBC的制作

以下所述的处理重点放在存储器阵列中的FBC的制作。在集成电路的一个部分制作阵列时，在其它部分制作存储器的外围电路或例如用于处理器的其它逻辑电路。此外，虽然以下描述针对块衬底上的单元的制作，但可采用其它衬底、如图3所示的SOI衬底。

图7A说明在其中制作FBC和逻辑电路的p型衬底300的一部分。这个实施例的衬底是普通单晶硅p型(块)衬底。(注意，术语“浮”体用于在块上形成的体，即使这类体不像它们与SOI衬底一起时那样直观浮动。)在衬底的保持p型的上部区域之下形成的n阱310中制作存储器件。图7B说明衬底的其它部分。在将制作n沟道晶体管的位置上形成p阱312。在将制作p沟道晶体管的位置上形成n阱314。大家会理解，n阱310、p阱312和n阱314可散布于衬底上，使得预期导电率类型的逻辑晶体管可设置在需要的位置。

衬底300具有如通常所做的那样最初在衬底上生长的垫氧化物320。然后，在衬底上淀积氮化硅层，并对其掩蔽以及蚀刻，以便形成图7A所示的硬掩模构件325以及图7B中未示出的对应构件。这些构件用来允许定义存储器阵列部分以及逻辑部分中的翼片。普通沟槽处理用来形成同样在衬底的存储器部分以及逻辑部分中的氮化物构件325之间的沟槽315。平面化步骤用来提供图7A和图7B所示的平坦表面。此后，仅在逻辑部分去除氮化硅构件。这是图7A和图7B所示的处理过程中的点。

随后，如图8A和图8B所示，等离子体(干法)蚀刻步骤用于对图7A和图7B的沟槽氧化区315进行深蚀刻。这是时控蚀刻，留下沟槽隔离315的一部分，如图8A和图8B所示。在发生这种情况时，展现图8A的翼片350。这些翼片用于FBC。类似地，以类似方式展现p阱312中的翼片330和n阱314中的翼片340。注意，这个蚀刻步骤也去除逻辑部分的氧化物320，而在存储器部分，氧化物320则由于受到氮化硅构件325的保护而保留。翼片330用于n沟道逻辑三栅晶体管，而翼片340则用于p沟道逻辑三栅晶体管。

现在参照图9A和9B，第一栅介质层326采用覆盖淀积在整个衬底上形成。可改为采用生长氧化物。在一个实施例中，这是二氧化硅或其它氧化物的淀积层。大家会看到，随后，除了形成FBC的背栅的位置以外，去除这个介质层，并且正是这个层提供背栅所用的绝缘的额外厚度。

这时采用例如旋涂工艺在整个衬底上形成牺牲吸光材料(SLAM)层360。其它牺牲层可用来代替SLAM。SLAM 360在经过平面化之后如图10A以及图10B所示。

如图11A所示，在衬底的阵列部分中的翼片350的相邻对上由光致抗蚀剂层形成掩模构件361。掩模构件360使存储器阵列部分的每隔一个翼片之间的区域暴露。这时，在阵列的逻辑部分没有形成掩模构件。随后，暴露的SLAM层采用普通湿法蚀刻剂来蚀刻，从而留下图11A和图11B所示的结构。

在图11A中应当注意，很难准确地将掩模构件361与翼片结构的边缘对齐。更通常的是，掩模不会与下方翼片完全对准。图11A中的虚线362说明典型的掩模对齐，其中掩模相对于下方结构向左偏移。由于采用湿法蚀刻剂，所以仍然在箭头363所示的区域中去除SLAM。大家会看到，掩模未对齐的这种容差允许用于在各FBC的相对侧上提供不同的栅结构的实用过程。

这时，光致抗蚀剂构件361被去除，以及湿法蚀刻步骤随后去除衬底的阵列部分以及逻辑部分中的所有暴露的氧化物。注意，如果所使用的氧化物为SiO₂，则它在去除构件361之前被去除。如果氧化物是高k材料，则它可在去除构件361之后被去除。然后，去除其余SLAM，从而产生图12A和图12B所示的结构。在图12A中可以看到，氧化物326保留在翼片350的交替对之间，如区域366所示，但在图12A所示的中间部分365之间没有保留氧化物。因此，来看图12A的间隔开的平行翼片，两个相邻翼片相互面对的表面具有介质(在区域366内)，而接下来的两个相对表面对于区域365则没有介质。将会进行描述，区域366用于FBC的背栅。FBC经过安排，使得一个单元的背栅在翼片的右侧，下一个单元的背栅在翼片的左侧。在逻辑部分的翼片330和340上没有保留氧化物，如图12B所示。

随后在整个衬底上形成栅氧化物367，这个氧化物是用于逻辑部分中的p和n两种沟道晶体管的栅氧化物以及用于FBC的前栅的栅氧化物(参见图13A和图13B)。同样，这个氧化物可以是诸如前面所述的高k材料之类的任何绝缘体。对于FBC的背栅(区域366)，这时存在两个氧化层326和367，因而提供防止结合图5和图6所示的电荷转移所需的较厚氧化物。

这时在包括存储器部分和逻辑部分的整个衬底上形成具有适合于p型器件或多晶硅p掺杂多晶硅栅层的功函数的栅金属层的覆盖淀积。如果采用金属，则层375具有适合于p沟道器件的功函数(例如4.6至5.2eV)，以便获得结合图4所述的有益效果。然后，淀积另一个SLAM层，并对衬底平面化。再次重复进行图11A所示的掩蔽步骤。但是，这时，掩模构件也在n阱314之上形成，以便保护用于p沟道晶体管的p金属。再采用湿法蚀刻来去除暴露的SLAM以及没有受到SLAM保护的p金属。为了允许更严格的设计规则，SLAM首先可采用干法蚀刻来蚀刻，然后再进行湿法蚀刻，以便减小全部采用湿法蚀刻时在pmos与nmos之间所需的空间。所得结构如图14A和图14B所示。在图14A中，在存储器部分的所得SLAM构件370保护区域366。可以看到，在SLAM 370下面存在p金属层375。类似地，覆盖逻辑部分的n阱结构的SLAM掩模构件370保护p金属375，它随后用于p沟道晶体管的栅极。

金属栅材料375表示为连续地在图14B中的两个相邻翼片340上延伸。在处理中，稍后在p阱312中的连续翼片上形成栅。最常见的情况是，在衬底的逻辑部分中，形成栅，使得它们仅在单个翼片上延伸，以便形成单独的晶体管。在一些情况中，单个栅驱动两个或两个以上晶体管，如图所示。大家会理解，翼片的间距能改变，或者另外的处理可用来形成逻辑部分中的单独的三栅晶体管。

在层375的形成和有选择蚀刻之后，去除SLAM 370的剩余部分。这时在衬底上淀积n金属栅材料。在p金属上以及在用于n沟道器件的栅氧化物上淀积这个金属。p金属的功函数一直不受用于p沟道器件和用于FBC的背栅的n金属的覆盖的影响。

随后，进行多晶硅层380的覆盖淀积，然后进行平面化，从而产生图15A和图15B所示的结构。在平面化之后，可在与图中所示的剖面垂直的方向上将栅按预期栅长度形成图案。注意，在区域366中，FBC的背栅具有两个氧化层(326、367)和两个金属层、第一p金属375和覆盖n金属376。在区域365中，FBC的前栅仅存在单氧化层367和单n金属层376。各背栅服务于两个相邻单元，类似地，各前栅服务于两个相邻单元。

再参照图3，对于图7-15所述的处理包括形成阵列部分的栅结构以及逻辑部分的对应栅结构。因此，这些图中的视图经过栅区。图16A和图16B是截面正视图，但是通过翼片的区域、离开如图3的剖面线16-16一般表示的栅一定距离来截取。注意，在图16A所示的处理阶段，氧化层320和氮化硅层325仍然在翼片上，并且大家会看到，这帮助促进尖注入。

这时，图10A和图11A的SLAM和掩蔽步骤重复进行，以便形成图16A所示的SLAM构件390。另外，普通光致抗蚀剂层391被掩蔽并在衬底的n阱逻辑部分之上被蚀刻，以便保护p沟道器件的位置。两个成角度离子注入步骤用来形成n型尖源和漏区，如图16A和图16B所示。由于构件390，仅注入翼片350的一侧，这一侧对应于与FBC的前栅相邻的区域。翼片350中的这些尖注入区域由于如上所述的单元的背靠背排列而在翼片的右侧与左侧之间交替。

普通处理随后分别用来制作逻辑部分和存储器部分中的三栅和双栅器件，包括用于逻辑部分的p沟道器件的尖注入、环注入(如果被使用)以及隔离物的形成，以便允许n沟道和p沟道器件的主源和漏区的掺杂。

最后，如图17所示，硅化物或自对准多晶硅化物(salicide)在多晶硅上形成，以便完成前栅和背栅。

若干备选处理、步骤以及步骤的顺序可用来提供上述结构。例如，虽然如图13A所示，形成厚氧化物326之后形成较薄氧化物367，但这些过程可反向进行。可首先形成薄氧化物367，然后在形成背栅的较厚氧化物的同时，SLAM层用来对它进行保护。类似地，虽然在图14A和图14B中，首先形成p金属栅，然后在需要之处通过SLAM层进行保护，但是，对于n沟道器件，可首先形成n金属栅并通过SLAM层进行保护，然后形成p金属。其它备选处理步骤和顺序可与上述过程配合使用。

底背栅和顶部晶体管的实施例

图18是一个备选实施例的平面图，其中，存储器阵列包括底栅，它执行前面所述实施例中的背栅的功能。大家会看到，图18的底栅415围绕翼片，并经过偏置以便将空穴保持在FBC内。顶栅用作FBC的字线；位线在与字线垂直的方向上与漏极连接。各个单元不需要相互隔离，但是可采用扩散隔离，其中对采用切割掩模的布局区域具有较小影响。即使采用晶体管之间的隔离，由于消除了到各单元或单元对的背栅和前栅的触点，也可将单元区域实现为小于与独立双栅关联的那些区域。此外，仅需要两个金属层来连接阵列，部分原因是，不需要每个单元或单元对的分开的栅触点。

通过图18的剖面线19-19看到的在n阱400中形成的两个完整的单元如图19所示。示出掺杂p型掺杂剂并从块单晶衬底蚀刻或生长的翼片410。如上所述，底栅415围绕翼片，并提供用于使电荷保持在翼片415内的偏置。FBC的晶体管在翼片415的上部形成，并且包括掺杂n型源和漏区420，下面将会进行描述。图20是与图19垂直的视图，同样示出翼片410。底栅通过氧化物418与阱400绝缘，以及通过氧化物430与顶栅429绝缘，如图19和图20所示。

参照图21和图22，如上所述，所述实施例的存储器在块衬底上实现，但也可在SOI衬底上实现。首先将n阱400注入将在其中制作存储器阵列的区域的p型块晶片中。然后，在晶片上淀积或生长薄的垫氧化层462，然后进行隔离氮化物淀积，如通常用于浅沟槽隔离工艺那样。可通过掩蔽晶片的用于逻辑器件的部分，首先将存储器阵列部分中的沟槽隔离形成图案。作为一个备选方案，逻辑区域中的隔离可与存储器部分同时加工，然后在存储器部分的底栅受保护时从逻辑部分去除底栅。

在去除沟槽隔离之后，存在多个翼片410，如图21和图22所示，它们在n阱400中形成，并用氧化物462和氮化硅硬掩模构件461覆盖。这时，绝缘体、如二氧化硅或聚合物层经过淀积、平面化和深蚀刻，从而在隔离沟槽的底部留下绝缘层，如图23中的绝缘418所示。这种绝缘用来避免相邻器件之间的寄生晶体管的导通，如图23中的线465所示。(在现有技术部分提到过这个问题。)根据底栅氧化物的厚度和n阱400的掺杂级，可能不需要绝缘418。在绝缘沟槽的底部以及在翼片410的侧面形成底栅氧化物。    

随后，例如在干法气氛中，在图23的表面419上生长用于底栅的栅氧化物。由于结合图5和图6所述的原因，这个氧化物比较厚，以便防止翼片410的底栅和存储区之间的电荷损失。现在淀积多晶硅层，以便形成底栅415。这是多晶硅的覆盖淀积，它经过平面化以及深蚀刻，从而提供图24的多晶硅底栅415。垂直注入步骤可用于对多晶硅掺杂。虽然多晶硅可掺杂n型掺杂剂(对于n沟道FBC)，但为了图3所示的原因，p型掺杂剂是优选的。在形成底栅之前和/或之后，成角度注入可用来调节翼片410的p阱中的掺杂级。此后，隔离沟槽可经过填充、平面化和深蚀刻，从而提供图19和图20所示的绝缘430。

随后，已知处理可用于在翼片410的上部区域中制作三栅晶体管或平面晶体管。作为一个实例，这可采用置换栅工艺来完成，在其中，使用采用n型掺杂剂的尖注入，然后，在主源和漏区420的掺杂之前，形成图19的隔离物425。源和漏区420不够深到足以与n阱400短接。源和漏区与底栅之间的部分重叠是可准许的，因为底栅经过偏置以便在浮体中累积电荷。通过偏置底栅，使得电荷累积，栅切断原本在源和漏、p体和n阱之间存在的寄生双极晶体管。这改进了分布式条件中的电荷保持。虽然在所述实施例中，晶体管为三栅晶体管，但是可在翼片410的上表面形成平面晶体管。

在任一种情况中，可采用更传统的二氧化硅多晶硅栅，或者可采用高k绝缘体和有利于n型功函数的金属栅。注意，由于顶栅与底栅分离地形成，因此，这两者之间的栅介质厚度可能不同，从而允许更厚的底栅绝缘体以改进保持时间。

这样，已经描述了FBC的若干实施例，其中各单元内采用不同栅绝缘厚度和栅材料。