对应于环回测试的半导体器件的制造方法及半导体器件

摘要

测试设备(102)包含一端与输入端子(T1)相连、另一端与输出端子(T3)相连、使直流分量衰减的第1元件(C1)；一端与输入端子(T1)相连、使交流分量衰减的第2元件(L1)；半导体器件的制造方法包括：连接半导体器件(101)的外部输出端子(TX+)和测试设备(102)的输入端子(T1)，并且连接半导体器件(101)的外部输入端子(RX+)和测试设备(102)的输出端子(T3)的步骤；检测第2元件(L1)的另一端的电压的步骤；从半导体器件(101)的外部输出端子(TX+)输出交流信号到测试设备(102)中，检测半导体器件(101)从测试设备(102)在外部输入端子(RX+)上接收的信号的步骤。

说明书

技术领域

本发明涉及一种半导体器件的制造方法及半导体器件，尤其涉及对应于环回测试的半导体器件制造方法及半导体器件。

背景技术

随着数字信息设备和网络设备等高性能化及高速化，促进了通信用半导体搭载高速接口(例如，数字传送速率大于等于1Gbps)。为了在现有的实际工作速度、即作为产品所使用的速度下对搭载了高速接口的半导体器件进行批量生产测试，需要用于测试半导体器件的高性能的昂贵的测试仪，测试成本极高。然而，存在安装有半导体器件的产品的单价的降低的趋势，需要降低测试成本。

因此，作为不使用高性能的测试仪进行高速接口的AC特性测试(以下，统称为AC测试)的方法，环回测试(loop back test)方法引起了关注。环回测试方法是指，从半导体器件包含的驱动器输出的信号返回输入到半导体器件包含的接收器，在实际工作速度下，判断半导体器件的性能的方法。

作为测试半导体器件的设备，例如：特开2003-255022号公报公开了如下的半导体测试设备。即，通过采用设置切换开关而能够选择对被测器件的输入信号是来自实际工作时所连接的其它器件的输入信号还是来自测试设备的输入信号的结构，在DC的低速信号电平的测试时，进行与测试设备连接的测试；而在进行从测试设备的输入信号无法对应的高速信号的测试时，与其他器件连接而使被测试器件高速动作，仅由测试设备测试其输出信号。

另外，在特开平11-160388号公报中公开了下述半导体测试设备。即，包括：为多个被测试器件的电源端子的每一个单独供电的多个电源电路；与各个电源电路并联连接的用于低频的电容器；设置于每个电容器上、接点分别与电容器串联连接的继电器；用于测试板上的负载电路的负载用电源电路，利用负载用电源电路的电压来驱动继电器的励磁线圈。另外，特开2000-171524号公报和特开2003-167034号公报公开了进行环回测试的半导体测试设备。

但是，特开2003-255022号公报和特开平11-160388号公报中记述的半导体测试设备不具备进行环回测试的结构。另外，如果像特开2000-171524号公报和特开2003-167034号公报中记述的半导体测试设备那样，为了进行环回测试而仅将作为测试对象的半导体器件的接口电路的驱动器和接收器简单地连接，则不能进行半导体器件的DC特性测试(以下，也称为DC测试)，例如分别测试驱动器输出的电位和接收器输入的电位。即，由于在接收器中没有判断驱动器(发送器)的DC特性的功能，另外，在驱动器中也没有判断接收器的DC特性的功能，因此，在将驱动器和接收器短路的状态下，不能分别判断驱动器的DC特性和接收器的DC特性。因此，在将硅晶片上的半导体芯片切割等并将其封装的状态下进行测试(以下，称为最终测试；FT)的工序中，在测试板上形成用于环回测试的布线而进行环回测试的情况下，不能在最终测试工序中进行DC测试。因此，需要在除了最终测试工序外的其他测试工序、具体地、在硅晶片上搭载着半导体芯片的状态下进行测试(以下称为晶片测试；WT)的工序中进行DC测试，而在最终测试工序内进行环回测试。

这里，在DC测试中，将探针施加在晶片状态下的半导体器件的键合焊盘、即电极上来提供电压并进行测试等。由于将探针施加在键合焊盘上会损伤键合焊盘，使键合引线的接合变得困难，因此为了充分保证施加探针的区域和接合键合引线的区域，需要增大键合焊盘的面积。这样，键合焊盘的寄生电容变大，半导体器件的AC特性劣化。因此，特别关于用于高速接口的键合焊盘，难以增大键合焊盘的面积以充分保证施加探针的区域和接合键合引线的区域，对于晶片状态的半导体器件不能进行高速接口电路的DC测试。

发明内容

本发明的目的在于，提供一种能够在进行DC特性测试和利用环回测试的AC特性测试的同时，防止AC特性劣化的半导体器件的制造方法和半导体器件。

涉及本发明一个方面的半导体器件的制造方法，是使用测试设备、包括半导体集成电路的半导体器件的制造方法，上述测试设备包括：输入端子；输出端子；一端与上述测试设备的输入端子相连、另一端与上述测试设备的输出端子相连、使直流分量衰减的第1元件；和一端与上述测试设备的输入端子或输出端子相连、使交流分量衰减的第2元件，该方法包括：形成包含输出信号用焊盘、输入信号用焊盘的上述半导体集成电路的步骤；准备外部输出端子和外部输入端子的步骤；将上述输出信号用焊盘和上述外部输出端子键合，并且将上述输入信号用焊盘和上述外部输入端子键合的步骤；把上述外部输出端子和上述测试设备的输入端子电连接，并且，把上述外部输入端子和上述测试设备的输出端子电连接的步骤；根据上述第2元件的另一端的电压，判断上述半导体器件是否合格的直流测试步骤；以及从上述半导体集成电路的输出信号用焊盘经外部输出端子向上述测试设备的输入端子输出交流信号，根据从上述测试设备的输出端子经过上述外部输入端子而在上述半导体集成电路的上述输入信号用焊盘上接收的信号，来判断上述半导体器件是否合格的交流测试步骤。

涉及本发明的另一个方面的半导体器件的制造方法，是一种具有半导体集成电路的半导体器件的制造方法，包括：形成包括向外部发送信号的驱动器电路、从外部接收信号的接收器电路、与上述驱动器电路相连接的输出信号用焊盘、与上述接收器电路相连接的输入信号用焊盘、测试用焊盘、一端与上述驱动器电路和上述输出信号用焊盘的连接点相连、另一端与上述测试用焊盘相连接的第1开关元件、一端与上述接收器电路和上述输入信号用焊盘的连接点相连、另一端与上述测试用焊盘相连的第2开关元件的半导体集成电路的步骤；使上述第1开关元件为导通状态，且上述第2开关元件为断开状态，或使上述第1开关元件为断开状态，且上述第2开关元件为导通状态，根据在上述测试用焊盘上的电压，判断上述半导体器件是否合格的直流测试步骤；以及使上述第1开关元件和上述第2开关元件为断开状态，从上述驱动器电路经上述输出信号用焊盘向外部电路输出交流信号，通过了上述外部电路的上述交流信号经上述输入信号用焊盘由上述接收器电路接收，并根据上述接收器电路所接收的交流信号，判断上述半导体器件是否合格的交流测试步骤。

涉及本发明的另一个方面的半导体器件的制造方法，是包括半导体集成电路的半导体器件的制造方法，包括：形成包括向外部发送信号的驱动器电路、从外部接收信号的接收器电路、与上述驱动器电路相连的输出信号用焊盘、与上述接收器电路相连的输入信号用焊盘、测试用焊盘、一端与上述驱动器电路和上述输出信号用焊盘的连接点相连，另一端与上述测试用焊盘相连的第1开关元件、一端与上述接收器电路和上述输入信号用焊盘的连接点相连、另一端与上述测试用焊盘相连的第2开关元件、和一端与上述驱动器电路相连、另一端与上述接收器电路相连的第3开关元件的上述半导体集成电路的步骤；使上述第1开关元件为导通状态，且上述第2开关元件和上述第3开关元件为断开状态，或使上述第1开关元件和上述第3开关元件为断开状态，且上述第2开关元件为导通状态，根据上述测试用焊盘上的电压，判断上述半导体器件是否合格的直流测试步骤；使上述第1开关元件和上述第2开关元件为断开状态，且上述第3开关元件为导通状态，从上述驱动器电路经上述第3开关元件向上述接收器电路输出交流信号，然后根据上述接收器所接收的交流信号，判断上述半导体器件是否合格的交流测试步骤。

涉及本发明的另一个方面的半导体器件，是包括半导体集成电路的半导体器件，上述半导体集成电路包括：向外部发送信号的驱动器电路；从外部接收信号的接收器电路；与上述驱动器电路相连的输出信号用焊盘；与上述接收器电路相连的输入信号用焊盘；测试用焊盘；一端与上述驱动器电路和上述输出信号用焊盘的连接点相连，另一端与上述测试用焊盘相连的第1开关元件；和一端与上述接收器电路和上述输入信号用焊盘的连接点相连，另一端与上述测试用焊盘相连的第2开关元件。

本发明能够在进行DC特性测试和利用环回的AC特性测试的同时，防止AC特性劣化。

附图说明

图1示出半导体晶片结构的平面图。

图2示出引线框架结构的平面图。

图3示出将半导体芯片安装于引线框架上的状态的平面图。

图4示出将半导体芯片进行了引线键合的状态的平面图。

图5示出将半导体芯片进行了引线键合的状态的侧面图。

图6示出将半导体芯片进行了密封的状态的平面图。

图7示出在半导体和引线框架上镶嵌着金属模具的状态的剖面图。

图8示出密封的半导体芯片和引线框架的剖面图。

图9示出密封了的半导体芯片和引线框架被进一步成型了的状态的平面图。

图10示出完成了的半导体封装的剖面图。

图11示出将完成了的半导体封装安装于布线基板的状态的剖面图。

图12示意地示出半导体晶片上的半导体芯片的结构的平面图。

图13是半导体晶片上的半导体芯片中的焊盘部分被放大了的图。

图14是使用探针对半导体芯片进行检测后的半导体芯片的状态的平面图。

图15是为了说明本发明的第1实施方式的半导体器件的制造方法的图。

图16是示出在本发明的第1实施方式的半导体器件中，进行驱动器电路的DC测试的状态的图。

图17示出本发明的第1实施方式的半导体器件的直流电压判断电路的结构的图。

图18示出本发明的第1实施方式的测试仪的直流电压判断电路的另一个例子的结构图。

图19示出在本发明的第1实施方式的半导体器件的制造方法中，进行AC测试的状态的图。

图20示出本发明的第1实施方式的DUT板的线圈的阻抗特性的一个例子的图。

图21示出本发明的第1实施方式的DUT板的电容的阻抗特性的一个例子的图。

图22示出本发明的第1实施方式的DUT板的布线和电容的外观图。

图23示出本发明的第1实施方式的DUT板的布线和电容的平面图。

图24示出本发明的第1实施方式的DUT板的线圈配置的平面图。

图25示出本发明的第1实施方式的半导体器件的剖面结构图。

图26示出本发明的第1实施方式的DUT板的变化例的结构图。

图27示出本发明的第1实施方式的DUT板的变化例的结构图。

图28示出本发明的第1实施方式的DUT板的变化例的结构图。

图29示出本发明的第1实施方式的DUT板的变化例的结构图。

图30示出本发明的第1实施方式的DUT板的变化例的结构图。

图31示出本发明的第1实施方式的DUT板和测试仪的变化例的结构外观图。

图32示出本发明的第2实施方式的半导体器件的焊盘结构图。

图33示出为了说明本发明的第2实施方式的半导体器件中接收器电路的DC测试的图。

图34示出本发明的第2实施方式的半导体器件中的驱动器电路的DC测试的图。

图35示出为了说明本发明的第2实施方式的半导体器件的AC测试的图。

图36示出本发明的第2实施方式的变化例的半导体器件的结构图。

具体实施方式

以下，参照附图对本发明的实施方式进行说明。另外，附图中相同或相似部分使用相同符号，并省略其说明。

第1实施方式

图1示出半导体晶片结构的平面图。

参照图1，在半导体晶片WH上形成了多个半导体芯片(半导体集成电路)CP。

以半导体集成电路为单位分割半导体晶片WH，由分割后的半导体集成电路CP制造半导体封装。通过至少进行对于半导体集成电路CP的晶片测试WH和对于半导体封装的最终测试FT中的一个，完成半导体器件的制造。

图2示出引线框架结构的平面图。

参照图2，引线框架RF包括：框架部分FR，外部引线(外部端子)OR，堤坝(dam-bar)DMB，内部引线IR，芯片焊盘(die pad)DP。芯片焊盘DP也有作为接地用电极的功能。

[半导体封装的制造方法]

其次，在本发明的实施方式中，对由半导体芯片(半导体集成电路)以及其他部件来制造半导体封装的方法进行说明。

图3示出将半导体芯片安装于引线框架上的状态的平面图。

参照图3，半导体芯片CP被接合(芯片键合)在芯片焊盘DP上。

图4示出半导体芯片被引线键合了的状态的平面图。图5示出半导体芯片被引线键合了的状态的侧面图。

参照图4和图5，将键合引线WR与半导体芯片CP的键合焊盘PADL和PADH以及内部引线IR相接合，即、将它们引线键合。另外，既可以把内部引线IR和外部引线OR键合，也可以使其成为一体。

图6示出半导体芯片被密封了的状态的平面图。

参照图6，将半导体芯片CP，利用例如转移成型(transfermolding)法来树脂密封。另外，利用以锡作为主要成分的无铅镀等对外部引线OR进行镀覆处理。

图7示出了对于半导体芯片和引线框架镶嵌着金属模具的状态的剖面图。图8示出密封了的半导体芯片和引线框架的剖面图。

参照图7和图8，将接合了半导体芯片CP的引线框架RF设置在通过由上金属模具MU和下金属模具MD组合而形成的模腔CB内。然后，在模腔CB内注入密封材料。密封材料热固化后，将上金属模具MU和下金属模具MD分离以获得成型品。

图9示出密封了的半导体芯片和引线框架被进一步成型的状态的平面图。

参照图9，在将半导体芯片CP和引线框架RF密封后，将引线框架RF内的框架部分FR和堤坝DB切断。

图10示出完成了的半导体封装的剖面图。图11示出把完成了的半导体封装安装在布线基板上的状态的剖面图。

参照图10，将在引线框架RF上的框架部分FR和堤坝DB切断后，将外部引线OR弯曲。利用上述工序，由半导体集成电路制造半导体封装。

参照图11，把完成了的半导体封装钎焊在例如母板即布线基板上。

[测试方法]

以下，对本发明实施方式的半导体器件的测试方法进行说明。

图12是示意地表示半导体晶片上的半导体芯片的结构的平面图。图13是将半导体晶片上的半导体芯片的焊盘部分放大了的图。

参照图12和图13，半导体芯片CP的焊盘部分包括用于高速信号的键合焊盘PADH和用于低速信号的键合焊盘PADL。

键合焊盘PADH是用于最大数据传送速度大于等于1Gbps、即最大频率大于等于500MHz的高速差动信号的焊盘。半导体芯片CP的焊盘部分至少包括分别对应用于后述的高速差动信号的外部输出端子TX+和TX-的键合焊盘PADH1和PADH2、和分别对应用于后述的高速差动信号的外部输入端子RX+和RX-的键合焊盘PADH3和PADH4。键合焊盘PADH的尺寸为53μm×53μm。另外，键合焊盘PADL是用于最大数据传输速度小于等于300Mbps的低速信号的焊盘，其尺寸为53μm×115μm。

利用这样的结构，能够根据键合焊盘的用途，做成适合的大小。即，通过将用于高速信号的键合焊盘PADH小型化，与键合焊盘PADL相比，能够对焊盘减小2pF左右的寄生电容。另外，用于低速信号的键合焊盘PADL的面积比用于高速信号的键合焊盘PADH大，因此，能够避开因施加探针而产生损伤的区域来接合键合引线，能够防止键合强度降低。

图14示出对于半导体芯片使用探针进行检测后的半导体芯片的状态的平面图。

在本发明的第1实施方式的半导体器件的制造方法中，在作为在半导体晶片WH上形成了多个半导体集成电路的状态(以下，称为晶片状态)下进行测试的晶片测试WT中，进行用于低速信号的接口电路的DC测试和AC测试。参照图14，在键合焊盘PADL上产生了施加探针的损伤。利用这样的结构，能够判断在晶片状态下的用于低速信号的接口电路的半导体集成电路是否合格，能够防止制造无用的半导体封装。

另外，关于使用探针的半导体器件的测试方法，示出了例如特开2005-136246号公报的图1中所示的探针结构、或在图24等中所示的探针施加在半导体器件的焊盘上的情况。

图15示出为了说明本发明的第1实施方式的半导体器件的制造方法的图。

参照图15，在该半导体器件的制造方法中，使用作为测试对象的半导体器件101、DUT(Device Under Test；待测器件)板(测试装置)102和测试仪103。

半导体器件101具有高速差动信号用外部输出端子TX+和TX-、以及高速差动信号用外部输入端子RX+和RX-。外部输出端子TX和外部输入端子RX，相当于上述的外部端子OR。

DUT板102具有器件用输入端子T1和T2、器件用输出端子T3和T4、测试仪用输出端子T5～T8、电容(第1元件)C1～C4、和线圈(第2元件或第3元件)L1～L4。测试仪103具有DC测试端子DC1～DC4。

在该半导体器件的制造方法中，在进行用于高速信号的接口电路的DC测试和AC测试时，首先，将半导体器件101、DUT板(测试装置)102、和测试仪103电连接。更详细地，器件用输入端子T1和T2分别连接到半导体器件101的外部输出端子TX+和TX-上。器件用输出端子T3和T4分别连接到半导体器件101的外部输入端子RX+和RX-上。测试仪用输出端子T5～T8分别连接到测试仪103的DC测试端子DC1～DC4上。

电容C1的一端连接到器件用输入端子T1上。电容C3的一端连接到器件用输出端子T3上，另一端连接到电容C1的另一端上。电容C2的一端连接到器件用输入端子T2上。电容C4的一端连接到器件用输出端子T4上，另一端连接到电容C2的另一端上。

线圈L1的一端连接到器件用输入端子T1上，另一端连接到测试仪用输出端子T5上。线圈L2的一端连接到器件用输入端子T2上，另一端连接到测试仪用输出端子T6上。线圈L3的一端连接到器件用输出端子T3上，另一端连接到测试仪用输出端子T7上。线圈L4的一端连接到器件用输出端子T4上，另一端连接到测试仪用输出端子T8上。

电容器C1和C2使从半导体器件101包含的未图示的驱动器电路所接收的信号的频率成分中的直流分量衰减。电容器C3和C4使通过了电容器C1和C2的信号频率成分中的直流分量衰减。

线圈L1和L2使例如从半导体器件101向测试设备102的测试仪用输出端子T5和T6泄漏的交流分量衰减。线圈L3和L4使例如从半导体器件101向测试设备102的测试仪用输出端子T7和T8泄漏的交流分量衰减。

在本发明的第1实施方式的半导体器件的制造方法中，在最终测试FT中，进行高速差动信号用接口电路的DC测试和AC测试。

在DC测试中，分别测试线圈L1～线圈L4的另一端侧的电压，并根据测试结果来判断半导体器件101是否合格。具体地，利用测试仪103分别测试DC测试端子DC1～DC4中的直流电压。

另外，在AC测试中，从半导体器件101的外部输出端子TX+和输出端子TX-输出交流信号，测试经过DUT板102输入到半导体器件101的外部输入端子RX+和RX-上的交流信号，根据测试结果来判断半导体器件101是否合格。例如，从半导体器件101的外部输出端子TX+和TX-输出表示规定的测试图形的交流信号，将在半导体器件101的外部输入端子RX+和RX-中所输入的交流信号与规定的测试图形进行比较，根据比较的结果来判断半导体器件101是否合格。

图16示出进行本发明的第1实施方式的半导体器件的驱动电路的DC测试的状态的图。

参照图16，半导体集成电路CP包括：高速差动信号用驱动电路1和接收器电路2、NOR电路GT1和GT2、电阻R3和R4、共模电压产生电路3、电平检测电路4、高速差动信号用键合焊盘(输出信号用焊盘)PADH1和PADH2、和高速差动信号用键合焊盘(输入信号用焊盘)PADH3和PADH4。驱动器电路1包括：P沟道MOS晶体管M51和M52、电阻R11和R12、电流源IS11～IS13。接收器电路2包括：P沟道MOS晶体管M53和M54、N沟道MOS晶体管M55和M56、电流源IS14。DUT板102还包括电流源IS1和IS2。

共模电压产生电路3为了使接收器电路2正常接收通过键合焊盘PADH3和PADH4所输入的差动信号而将所需的电压施加到电阻R3和R4的连接点上。

电平检测电路4在接收器电路2的输入信号的振幅变为小于等于规定值时输出低电平信号。据此，在外部输入端子RX+和RX-上没有信号输入的状态下，能够防止将在半导体器件101中的噪声被误作为输入信号进行处理。

信号IDLE是半导体器件101的输出控制信号。更详细地，当信号IDLE为高电平时，P沟道MOS晶体管M51和M52变为导通状态，不从外部输出端子TX+和TX-输出差动信号。

在DC测试中，例如从DUT板102的电流源IS1经过驱动器电路1的电阻R11向电流源IS11、即接地电位流过2mA的直流电流，来测试测试仪用输出端子T5上的电压VOH。这里，当电阻R11发生故障、电阻R11的电阻值大于设计值时，驱动器电路1的电流提供不足，电压VOH变小。这样，从外部输出端子TX+和TX-所输出的高速差动信号的振幅与设计值不同，安装了半导体器件101的系统不能正常工作。因此，在电压VOH没有达到规定值的情况下，将半导体器件101判断为不合格品。

这里，在DC测试中，当相对于包括电阻R11在内、从驱动器电路1中作为电流源IS11的接地电位到键合焊盘PADH1的传送路径所具有的电阻值，线圈L1的电阻值RL过大时，由于相对于电阻R11等的电阻值改变的电压VOH改变微小，因此难于检测出电阻值R11等的故障。因此，线圈L1的电阻值RL，优选地，小于等于从驱动器电路1内的电流源IS11到键合焊盘PADH1的传输路径所具有的电阻值。另外，线圈L1的电阻值RL，优选地，小于等于从电流源IS11到键合焊盘PADH1的传输路径所具有的电阻值的1/10。例如，当从电流源IS11到键合焊盘PADH1的传输路径所具有的电阻值为50Ω时，选择线圈以使得线圈L1的电阻值RL为0.2Ω。

另外，在DC测试中，例如从DUT板102的电流源IS2，经过驱动器电路1的电阻R12向电流源IS12、即接地电位中流过2mA的电流，来测试测试仪用输出端子T5中的电压VOH，能够根据测试结果来判断电阻R12的故障等、以及半导体器件101是否合格。

图17示出本发明的第1实施方式的测试仪的直流电压判断电路的结构图。

参照图17，测试仪103包括比较器21和基准电压产生电路22。

比较器21比较从基准电压产生电路22接收到的基准电压与DC测试端子DC上的电压，输出逻辑H电平或逻辑L电平的判断结果。根据判断结果的逻辑电平是哪一个来判断半导体器件101是否为不合格品。

图18示出本发明的第1实施方式的测试仪的直流电压判断电路的另一个例子的结构图。

参照图18，测试仪103包括A/D(模数)转换器23和运算电路24。

A/D转换器23将DC测试端子DC的电压值变换为数字值，并向运算器24输出。运算器24根据从A/D转换器23所接收的数字电压值来输出判断结果信号。

图19示出在本发明的第1实施方式的半导体器件的制造方法中进行AC测试的状态的图。

参照图19，半导体集成电路CP包括：高速差动信号用驱动器电路1和接收器电路2；高速差动信号用键合焊盘(输出信号用焊盘)PADH1和PADH2；以及高速差动信号用键合焊盘(输入信号用焊盘)PADH3和PADH4。

在AC测试中，从半导体集成电路CP的键合焊盘PADH1和PADH2经过半导体器件101的外部输出端子TX+和TX-输出交流信号。对经过DUT板102和半导体器件101的外部输入端子RX+与RX-输入PADH3和PADH4的交流信号进行测试。例如，从驱动器电路1输出与半导体器件101的通常工作时具有相同频率、表示规定的测试图形的交流信号，将接收器电路2的输出信号与规定的测试图形进行比较，根据比较的结果来判断半导体器件101是否合格。

这里，当在由驱动器电路1所输出的交流信号的频带上，线圈L1的阻抗Z1不充分大于电容C1的阻抗Z2的情况下，交流信号大幅衰减，不能正确进行半导体器件的AC测试。因此，优选地，是在交流信号的频带上、线圈L1的阻抗Z1充分大于电容C1的阻抗的结构。

例如，线圈L1选择一种线圈，使得相对于半导体器件101的输出信号的最大频率5倍的高次谐波，线圈L1的阻抗Z1大于等于电容C1的阻抗Z2的100倍。另外，电容C1选择一种电容，使得相对于半导体器件101的输出信号的最大频率、阻抗Z2未达到规定值。例如，当半导体器件101的最大数据传送速度为6Gbps时，选择2.2nF～10nF的电容。

图20示出本发明的第1实施方式的DUT板的线圈的阻抗特性的一个例子。图21示出本发明的第1实施方式的DUT板的电容的阻抗特性的一个例子。Y是代表阻抗的理论值的曲线图，Z是代表阻抗实际测量值的曲线图。

图20表示线圈L1～L4使用卷线型贴片线圈，电感为4.7μH的情况。图21表示电容C1～C4使用陶瓷层积电容，电容量为10nF的情况。

这里，研究例如半导体器件101的最大数据传送速率为3Gbps的情况，即、半导体器件101的数据波形的5倍高次谐波为7.5GHz的情况。参照图20，虽然电感的频率特性的理论值为曲线Y，但由于线圈的寄生电容的影响，实际上为曲线Z。参照图21，虽然电容量的频率特性的理论值为曲线Y，但，由于电容的寄生电感的影响，实际上为曲线Z。因此，相对于具有7.5GHz频率的信号，线圈L1的阻抗Z1和电容C1的阻抗Z2之比，与理论值相比，实际上变小。因此，相对于具有7.5GHz频率的信号，线圈L1的阻抗Z1大于等于电容C1的阻抗Z2的100倍，可以正确进行半导体器件的AC测试。

图22示出本发明的第1实施方式的DUT板的布线和电容的外观图。图23示出本发明的第1实施方式的DUT板的布线和电容的平面图。

参照图22和图23，DUT板102包括基板KD。基板KD包括金属层S11和S15、电介质层S12和S14、以及GND层S13。在金属层S11中形成了布线LN。在布线LN上配置了电容C。

通过调整电介质层S12的介电常数ε和布线LN的宽度W，能够将基板KD的传送线路(布线)的特性阻抗统一为例如50Ω。

另外，通过以与布线LN大致相同的宽度形成电容C，能够防止传送线路的特性阻抗变得不连续，能够抑制半导体器件101的输出信号的反射。

图24示出本发明的第1实施方式DUT板的线圈配置的平面图。

参照图24，在线圈L和电容C的连接点与线圈L之间，形成短截线STB。更详细地，在线圈L1的一端、电容C1的一端和DUT板的器件用输入端子T1的连接点与线圈L1的一端之间，形成短截线STB。另外，在线圈L2的一端、电容C2的一端与DUT板的器件用输入端子T2的连接点与线圈L2的一端之间，形成短截线STB。另外，在线圈L3的一端、电容C3的一端和DUT板的器件用输出端子的T3的连接点与线圈L3的一端之间，形成短截线STB。另外，在线圈L4的一端、电容C4的一端和DUT板的器件用输出端子的T4的连接点与线圈L4的一端之间，形成短截线STB。

短截线STB具有小于等于半导体器件101的输出信号所具有的最大频率的5倍高次谐波的波长的1/8的长度。即，形成短截线STB的长度EL，使得满足$$ >>\lambda >/>8>=>>(>1>/>8>)>>\times >>(>1>/>v>)>>\times >>(>c>/>>ϵ>>)>>.>$$这里，ν为频率，c为光速，ε为电介质层S12的介电常数。例如，当半导体器件101的最大数据传输速度为6Gbps时，从半导体器件101的输出端子所输出的信号的最大频率为3GHz。这样，半导体器件101的数据波形的5倍高次谐波为15GHz，即ν＝15千兆。另外，ε＝4。此时，可以形成具有小于等于λ/8＝1.25mm的长度EL的短截线STB。根据这种结构，在电容C与线圈L的连接点上，能够减小由半导体器件101的输出信号的反射的影响。

但是，如果为了充分保证施加探针的区域和接合键合引线的区域而增大键合焊盘的面积，则存在键合焊盘的寄生电容变大，半导体器件AC特性劣化的问题。这里，利用附图对上述问题进行说明。

图25示出本发明的第1实施方式的半导体器件的剖面结构图。

参照图25，在半导体器件101中，在铝布线层、即键合焊盘PAD的周围，形成了聚酰亚胺(PIQ)表面保护绝缘膜FL1、无机表面保护绝缘膜FL2和FL3。在键合焊盘PAD的下部，形成了内部布线层S1～S6和层间绝缘膜S7～S8。另外，内部布线层S6通过插塞P1～P2电连接到硅基板K上。另外，在硅基板K上，形成了包括栅电极G等的半导体元件。

无机表面保护绝缘膜FL2和FL3例如是PSiN膜和TEOS膜。层间绝缘膜S7～S8例如是SiCN膜、SiOF膜和TEOS膜。另外，层间绝缘膜S7～S8可以是低介电常数的SiOC膜。

由于在键合焊盘PAD的下部形成了由不同电位的导体、即包括多个内部布线层以及栅电极等的半导体元件和硅基板K，因此，在这些导体与键合焊盘PAD之间产生寄生电容。而键合焊盘PAD的面积越大，寄生电容越大。

但是，在本发明的第1实施方式的半导体器件的制造方法中，DUT板102包括使直流分量衰减的电容，和使交流分量衰减的线圈。而DUT板102与半导体器件101电连接。在DC测试中，根据通过线圈来测试的半导体器件101的外部输出端子或外部输入端子的电压的结果，来判断半导体器件101是否合格。在AC测试中，进行环回测试，即使从半导体器件101输出的交流信号通过DUT板102内的电容而返回半导体器件101。利用如此的结构，由于在最终测试工序中，能够进行DC测试和AC测试的双方，因此，无需为了在晶片测试工序中施加探针而增大键合焊盘的面积，可以对于键合焊盘PADH减小寄生电容，能够防止半导体器件AC特性的劣化。另外，在最终测试工序中，由于能够使用公共DUT板进行AC测试和DC测试，因此，能够降低半导体器件的制造工序数目和制造成本。

另外，在本发明的第1实施方式的半导体器件的制造方法中，不需要为了进行DC测试和AC测试而在半导体器件101的高速差动信号的传输路径中追加多余的电路，因此，能够防止由追加电路而造成的寄生电容的增加，防止半导体器件的AC特性劣化。

[DUT板的变化例1]

图26示出本发明的第1实施方式的DUT板的变化例的结构图。

参照图26，相对于DUT板102而言，DUT板112还包括电容C5～C6。

电容C5的一端与线圈L1的另一端以及测试仪用输出端子T5相连。电容C6的一端与线圈L2的另一端以及测试仪用输出端子T6相连。将电容C5的另一端与电容C6的另一端连接到接地电位上。

电容C5使通过了线圈L1的信号的频率成分内的交流分量衰减。电容C6使通过了线圈L2的信号的频率成分内的交流分量衰减。

通过这样的结构，在半导体器件DC测试时，对于在各线圈的另一端侧测试的电压、即测试仪103中测试的直流电压，能够进一步降低成为噪声的交流分量，能够正确进行半导体器件的DC测试。

[DUT板的变化例2]

图27示出本发明的第1实施方式的DUT板的变化例的结构图。

参照图27，相对于DUT板102而言，DUT板113是不包含电容C3～C4的结构。

根据这样的结构，由于能够截断半导体器件101的外部输出端子与外部输入端子之间的直流分量，因此，可以进行半导体器件101的驱动器电路1的DC测试和接收器电路2的DC测试。

[DUT板的变化例3]

图28示出本发明的第1实施方式的DUT板的变化例的结构图。

参照图28，相对于DUT板102，DUT板114还包括例如作为贝塞尔型低通滤波器的抖动附加滤波器F1～F2。

抖动附加滤波器F1在通过了电容C1的来自半导体器件101的交流信号中添加抖动(jitter)并输出。抖动附加滤波器F2在通过了电容C2的来自半导体器件101的交流信号中附加抖动并输出。另外，抖动附加滤波器F1和F2可以是使通过了电容C1和C2的来自半导体器件101的交流信号失真并输出的结构。

如此，通过使用抖动附加滤波器进行半导体器件的AC测试，能够再现在实际上安装了半导体器件的系统中的信号波形，能够恰当地进行半导体器件的AC特性测试。另外，不需要在半导体器件的高速传送线路上配置抖动附加滤波器，能够防止半导体器件的高速差动信号的特性劣化。

[DUT板的变化例4]

图29示出本发明的第1实施方式的DUT板的变化例的结构图。

参照图29，相对于DUT板102，DUT板115还包含代替线圈L1～L4的继电器RL1～RL4。

继电器RL1的一端连接到器件用输入端子T1上，另一端连接到测试仪用输出端子T5上。继电器RL2的一端连接到器件用输入端子T2上，另一端连接到测试仪用输出端子T6上。继电器RL3的一端连接到器件用输出端子T3上，另一端连接到测试仪用输出端子T7上。继电器RL4的一端连接到器件用输出端子T4上，另一端连接到测试仪用输出端子T8上。

在DC测试中，使继电器RL1～继电器RL4导通，分别测试继电器RL1～RL4的另一端上的直流电压，根据测试结果，判断半导体器件101是否合格。

在AC测试中，使继电器RL1～RL4断开。从半导体器件101的外部输出端子TX+和输出端子TX-输出交流信号，测试经由DUT板102输入到半导体器件101的外部输入端子RX+和RX-上的交流信号，根据测试结果，判断半导体器件101是否合格。

[DUT板的变化例5]

图30示出本发明的第1实施方式的DUT板的变化例的结构图。

参照图30，DUT板202包括继电器RL5～RL8、器件用输入端子T1和T2、器件用输出端子T3和T4、以及测试仪用输出端子T5～T8。

器件用输入端子T1和T2分别连接到半导体器件101的外部输出端子TX+和TX-上。器件用输出端子T3和T4分别连接到半导体器件101的外部输入端子RX+和RX-上。测试仪用输出端子T5～T8分别连接到测试仪103的DC测试端子DC1～DC4上。

继电器RL5～RL8分别包含端子A1～A3。继电器RL5的端子A1与器件用输入端子T1相连，端子A2与继电器RL7的端子A1相连，端子A3与测试仪用输出端子T5相连。继电器RL6的端子A1与器件用输入端子T2相连，端子A2与继电器RL8的端子A1相连，端子A3与测试仪用输出端子A6相连。继电器RL7的端子A2与器件用输出端子T3相连，端子A3与测试仪用输出端子T7相连。继电器RL8的端子A2与器件用输出端子T4相连，端子A3与测试仪用输出端子T8相连。

在使用DUT板202的半导体器件的制造方法中，与使用DUT板102的情况相同，在最终测试FT中，进行高速差动信号用接口电路的DC测试和AC测试。

DC测试中，使继电器RL5～继电器RL6的端子A1和端子A3导通，然后分别测试端子A3侧的电压，根据测试结果，判断半导体器件101是否合格。另外，使继电器RL7～继电器RL8的端子A2和A3导通，然后分别测试端子A3侧的电压，根据测试结果，判断半导体器件101是否合格。

在AC测试中，使继电器RL5～RL8的端子A1和端子A2导通。从半导体器件101的外部输出端子TX+和TX-输出交流信号，测试经由DUT板102输入到半导体器件101的外部输入端子RX+和RX-的交流信号，根据测试结果，判断半导体器件101是否合格。

[DUT板和测试仪的变化例]

图31示出本发明的第1实施方式的DUT板和测试仪的变化例的结构的外观图。

参照图31，DUT板102包括搭载半导体器件101的插座SKT，具有电连接半导体器件101和测试仪103的功能。测试仪103，与图15所示的DUT板102相同，包括电容C1～C4、线圈L1～L4，具有返回从半导体器件101输出的交流信号并向半导体器件101输出的功能。

如此，通过简化必须根据半导体器件101的种类而准备的DUT板102的结构，使测试仪103对多品种公用化，能够降低半导体器件的制造成本。

其次，参照附图对本发明的其他实施方式进行说明。另外，图中相同或相似部分，以相同符号表示，并不再赘述。

第2实施方式

本实施方式涉及相对于第1实施方式的半导体器件改变了焊盘结构的半导体器件。除以下所说明的内容以外，其余与第1实施方式的半导体器件和半导体器件的制造方法相同。

图32示出本发明的第2实施方式的半导体器件的焊盘结构图。

参照图32，半导体集成电路CP包括：DC测试用焊盘TPAD、用于高速信号的键合焊盘PADH、测试仪用半导体开关TSW、和接口电路IF。该接口电路IF相当于驱动器电路1或接收器电路2。

在本发明的第2实施方式的半导体器件的制造方法中，通过使测试仪用半导体开关TSW为导通状态，测试DC测试用焊盘TPAD上的电压，从而进行半导体器件的DC测试。

在接口电路IF相当于驱动器电路1的情况下，在AC测试中，测试用半导体开关TSW为导通状态，且从接口电路IF经键合焊盘PADH向外部电路输出交流信号。通过了外部电路的交流信号由未图示的接收器电路2接收，根据由接收器2所接收的交流信号判断半导体器件101是否合格。

而在接口电路IF相当于接收器电路2的情况下，在AC测试中，测试用半导体开关TSW为断开状态，且由未图示的驱动器电路1向外部电路输出交流信号。通过了外部电路的交流信号经键合焊盘PADH由接口电路IF接收，根据由接口电路IF所接收的交流信号，判断半导体器件101是否合格。

另外，在通常动作时，测试用半导体开关TSW为断开状态，由接口电路IF传送或接收高速差动信号。

图33示出为了说明在本发明第2实施方式的半导体器件的接收器电路的DC测试的图。

参照图33，半导体集成电路CP包括：高速差动信号用驱动器电路1和接收器电路2、DC测试用焊盘TPAD1和TPAD2、高速差动信号用键合焊盘(输出信号用焊盘)PADH1～PADH2、高速差动信号用键合焊盘(输入信号用焊盘)PADH3～PADH4、测试用半导体开关(第1开关元件)TSW1～TSW2、和测试用半导体开关(第2开关元件)TSW3～TSW4、以及电阻R1～R4。

测试用半导体开关TSW1的一端与驱动器电路1的差动输出的一端、键合焊盘PADH1、以及电阻R1的一端相连。测试用半导体开关TSW2的一端与驱动器电路1的差动输出的另一端、键合焊盘PADH2、以及电阻R2的一端相连。测试用半导体开关TSW3的一端与接收器电路2的差动输入的一端、键合焊盘PADH3、以及电阻R3的一端相连。测试用半导体开关TSW4的一端与接收器电路2的差动输入的另一端、键合焊盘PADH4、以及电阻R4的一端相连。

DC测试用焊盘TPAD1与测试用半导体开关TSW1的另一端、测试用半导体开关TSW3的另一端相连。DC测试用焊盘TPAD2与测试用半导体开关TSW2的另一端、测试用半导体开关TSW4的另一端相连。电阻R1的另一端与电阻R2的另一端相连。电阻R3的另一端与电阻R4的另一端相连。

在本发明的第2实施方式的半导体器件的制造方法中，在晶片测试WT中，进行高速差动信号用接口电路的DC测试。

在接收器电路2的DC测试中，测试用半导体开关TSW1和TSW2为断开状态，并且测试用半导体开关TSW3和TSW4为导通状态。另外，电流源IS21与DC测试用焊盘TPAD1电连接，电流源IS22与DC测试用焊盘TPAD2电连接。在电流源IS21和电流源IS22间流过直流电流I，来测试DC测试用焊盘TPAD1上的电压VOH和DC测试用焊盘TPAD2上的电压VOL。

当电压VOH和电压VOL中至少一个的电压值在规定范围之外时，判断电阻R3和电阻R4等有故障，半导体器件为不合格品。

图34示出为了说明在本发明的第2实施方式的半导体器件的驱动器电路的DC测试的图。

在驱动器电路1的DC测试中，测试用半导体开关TSW1和TSW2为导通状态，且测试用半导体开关TSW3和TSW4为断开状态。从驱动器电路1经过DC测试用焊盘TPAD1向电流源IS21流过直流电流I，来测试DC测试用焊盘TPAD1上的电压VOH。从电流源IS22经过DC测试用焊盘TPAD2向接收器电路2流过直流电流I，来测试DC测试用焊盘TPAD2上的电压VOL。当电压VOH或电压VOL未达到规定值时，判断半导体器件101为不合格品。

利用如此的结构，能够检测出在晶片状态下的半导体集成电路DC特性的不合格，能够防止无效的半导体封装的制造工作，能够谋求制造成本的下降。

图35示出为了说明本发明的第2实施方式的半导体器件的AC测试的图。

参照图35，在本发明的第2实施方式的半导体器件的制造方法中，在最终测试FT中，进行高速差动信号用接口电路AC测试。

在AC测试中，测试用半导体开关TSW1～TSW4为断开状态。另外，与键合焊盘PADH1相连的外部输出端子TX+和与键合焊盘PADH3相连的外部输入端子RX+通过电容C1而电连接。另外，与键合焊盘PADH2相连的外部输出端子TX-和与键合焊盘PADH4相连的外部输入端子RX-通过电容C2而电连接。

从驱动器电路1的差动输出分别输出交流信号，测试经外部输出端子TX+、电容C1和外部输入端子RX+而由接收器电路2接收的交流信号和经外部输出端子TX-、电容C2和外部输入端子RX-而由接收器电路2接收的交流信号，然后根据测试结果，判断半导体器件101是否合格。

但是，如上所述，如果为了确保足够的施加探针的区域和接合键合引线的区域而增大键合焊盘的面积，则存在对于键合焊盘的寄生电容变大，半导体器件的AC特性劣化的问题。

而在本发明的第2实施方式的半导体器件的制造方法中，半导体集成电路CP包括：DC测试用焊盘TPAD、键合焊盘PADH、和测试用半导体开关TSW。在DC测试中，测试用半导体开关TSW为导通状态，测试DC测试用焊盘TPAD的电压。在AC测试及通常的动作时，测试用半导体开关TSW为断开状态，经过键合焊盘PADH输入、输出交流信号。利用如此的结构，在AC测试及通常动作时，由于能够电隔离DC测试用键合焊盘与交流信号的传输线路，因此能够减小用于信号的键合焊盘的寄生电容，并防止AC特性劣化。

另外，在本发明第2实施方式的半导体器件制造方法中，虽然是在晶片测试WT中不进行DC测试而在最终测试中进行AC测试的结构，但不仅限于此。在最终测试FT中也可能进行DC测试。另外，也可以在晶片测试WT中进行AC测试。

[半导体器件的变化例]

图36示出本发明的第2实施方式的变化例的半导体器件的结构图。

参照图36，相对于本发明的第2实施方式的半导体器件，半导体器件101还包括测试用半导体开关(第3开关元件)TSW5～TSW6。

测试用半导体开关TSW5的一端连接到驱动器电路1的差动输出的一端、键合焊盘PADH1、电阻R1的一端、和测试用半导体开关TSW1的一端上，另一端连接到接收器电路2的差动输入的一端、键合焊盘PADH3、电阻R3的一端、和测试用半导体开关TSW3的一端上。

测试用半导体开关TSW6的一端连接到接收器电路2的差动输入的另一端、键合焊盘PADH2、电阻R2的一端、和测试用半导体开关TSW2的一端上，而另一端连接到接收器电路2的差动输入的另一端、键合焊盘PADH4、电阻R4的一端、和测试用半导体开关TSW4的一端上。

在本发明的第2实施方式的变化例的半导体器件的制造方法中，在晶片测试WT中，进行高速差动信号用接口电路的DC测试和AC测试。

在接收器电路2的DC测试中，测试用半导体开关TSW1、TSW2、TSW5和TSW6为断开状态，且测试用半导体开关TSW3和TSW4为导通状态。其他与如图33所示的本发明的第2实施方式的半导体器件的DC测试相同，因此不再赘述。

在驱动器电路1的DC测试中，测试用半导体开关TSW1和TSW2为导通状态，且测试用半导体开关TSW3～TSW6为断开状态。其他与图16所示的第1实施方式的半导体器件的DC测试相同，因此不再赘述。

在AC测试中，测试用半导体开关TSW1～TSW4为断开状态，测试用半导体开关TSW5～TSW6为导通状态。

从驱动器电路1的差动输出分别输出交流信号，测试经测试用半导体开关TSW5～TSW6而由接收器电路2所接收的交流信号，然后根据测试结果、判断半导体器件101是否合格。

利用这样的结构，能够检测出在晶片状态下的半导体集成电路的AC特性的不良，与本发明的第2实施方式的半导体器件的制造方法相比，能够谋求更低的制造成本。

虽然详细说明了本发明，但这些仅为示例，而并不仅限于此。本发明的精神和范围由所附的权利要求书的限定。