频谱扩展时钟控制装置及频谱扩展时钟发生装置

摘要

本发明的频谱扩展时钟控制装置，实现逻辑的压缩(折叠)效果关联的控制器部的电路规模缩小/电路规模缩小所带来的消耗功率的降低。SSC控制器(3)，对输入输入时钟信号、并按照控制信号而改变输出时钟信号的相位的相位插值器4，基于上述输入时钟信号而生成相位控制信号，具备：分频电路(21)；计数器(22)；计数器(23)；以及控制器(24)，在计数器(22)的计数动作的反复中，控制器(24)采用相同的组合逻辑。并且控制器(24)具备反转控制电路(43)。

说明书

技术领域

本发明涉及时钟发生电路，特别涉及频谱扩展时钟发生器(SpreadSpectrum Clock Generator)。

背景技术

电子设备内的时钟发生器发生单一的频率的话，该频率及高次谐波的辐射就会变大，因而采用通过频率调制来降低无用辐射的峰值、降低EMI(Electro-Magnetic Interference)的频谱扩展时钟发生器(SSCG)。

近几年，动作频率的高速化不断发展，并列总线上的位间偏斜问题变得显著，随之，没有位间偏斜的串行接口普及，在一般使用的个人电脑(PC)等中也已经采用。例如，作为硬盘和CPU间的接口规格，采用了SATA(Serial ATA)。SATA是第1代的通信速率为1.5Gbps的串行接口规格，为了在PC等中使用，作为EMI对策，添加了频谱扩展时钟(SSC)的规格。

作为SSCG，一般使用带脉冲吞没(pulse swallow)分频器的PLL(Phase Locked Loop)，不过，不带脉冲吞没分频器、VCO(电压控制振荡器)等，而是带相位插值器和控制器的SSCG也是公知的(参照本申请人的专利文献1)。在专利文献1中，给出了符合SATA的SSC规格的构成例(第3实施例)，不过，在计数器的组合中，生成减信号的控制器部的逻辑压缩很难，电路规模难以缩小，需要讨论可逻辑压缩的组合。以下进行说明。

在专利文献1中披露了适用于SATA的SSC规格(调制度：0～-5000ppm，调制频率30kHz～33kHz)的例子(专利文献1的第3实施例)。图9是表示专利文献1中披露的构成的图。它具备：输入来自输入端子1的输入信号，输出可基于相位控制信号而使相位改变的输出时钟信号的相位插值器4；以及向相位插值器4供给相位控制信号(减信号6)，使来自输出端子2的输出时钟进行频率调制的SSC(频谱扩展时钟)控制器3′。SSC控制器3′具备预分频器21、p计数器22′、增减计数器23′和控制器24′。从控制器24′对相位插值器4供给减信号6，控制对在输入端子1上输入的时钟信号的给定量的延迟Δ(参照图10)的发生频度，从输出端子2输出被调制了的时钟，从而实现适合于称为「减扩展」的规格的SSCG。

在专利文献1中，在图9的相位插值器4的相位步幅取1/64(分解能力N＝64的场合，输入时钟信号的周期T₀(＝1/1.5GHz)的1/64)，预分频器21的分频数取4，p计数器22′的计数数p和增减计数器23′的计数数u取满足用于满足SATA规格的条件式

1500/0.033≤2×m×p×u≤1500/0.03    (1)

的值的77，调制频率取31.62kHz。

p计数器22′进行77次计数，每次都输出输出信号25，接受它，增减计数器23′更新值u，根据p计数器22′的值p和增减计数器23′的值u的组合，控制器24′生成减信号6。图11是表示减信号6的生成的77×78组合的图。在横方向表示p计数器22′的计数值p，在纵方向，在上侧表示增减计数器23′的计数为0～77为止的增计数，在下侧表示从77到0的减计数的计数值。n1是在基准周期数k(＝在m×p)的时间内，从控制器24′输出的减信号6的逻辑1的数。由基准周期数k和输入时钟的1周期规定的时间称为基准周期。

如图11所示，依次增加基准周期数k(＝m×p)的时间内的减信号6的逻辑1的数n1，提高相位插值器4的相位步幅1/64(分解能力N＝64)的相位延迟Δ的发生频度，增减计数器23的值u′从0依次进行增计数，在77时，从控制器24′取n1为77，对来自输出端子2的输出时钟加上最大调制，此后，对增减计数器23′的值u进行减计数，一个一个依次减小n1，从而改变基准周期数k内的平均频率f。

相位插值器4的相位步幅取输入端子1的时钟信号的1周期T₀的1/N(＝1/64)，基准周期数k的时间下的减信号6的数为n时的时钟信号的平均周期以T<平均>表示的话，则k×T<平均>＝k×T₀+(n/N)×T₀，平均频率f<平均>为

f<平均>＝k/{k×T₀+(n/N)×T₀}

＝(1/T₀)×(k×N)/(k×N+n)

上述组合下的调制波形，如图12所示，成为以调制频率31.62kHz调制了的波形。1调制周期Tfm由2×m×p×u×T₀给出，根据m＝4，p＝u＝77，1.5GHz＝1/T₀，而成为Tfm＝31.6μsec。即，成为最大调制频率1.5GHz(＝1500MHz)，最小调制频率1494.2MHz的三角波。

专利文献1：特开2005-4451号公报(第5～9页，第11～13页，图1，图3，图4)

发明内容

发明打算解决的课题

然而，在专利文献1中给出的计数数的组合(p计数器22′的计数值p，增减计数器23′的计数值u都为77)、一个个依次增加基准周期数k的时间内的减信号6的逻辑1的数n1这样的构成中，逻辑的压缩(折叠)很困难。即，必须是考虑了p计数器22′的计数值p和增减计数器23′的计数值u的0～77的全组合的逻辑构成。因此，难以缩小控制器24′的电路规模。

用于解决课题的方案

本申请所披露的发明，为了解决上述课题，大致构成如下。

本发明的1个侧面(方面)关联的装置是频谱扩展时钟控制装置，其进行如下控制，对输入输入时钟信号、并按照相位控制信号而改变输出时钟信号的相位的相位插值器，供给上述相位控制信号，对上述输出时钟信号进行频率调制的控制，该频谱扩展时钟控制装置具备：第1计数器，其输入时钟信号，以预定的第1计数数从增计数向减计数折回，按给定次数进行增和减的计数动作，在计数了预定的给定计数数的时刻，输出输出信号，并且具备对状态的转变进行管理的状态机；第2计数器，接受来自上述第1计数器的输出信号，以预定的第2计数数从增计数向减计数折回，并且具备对状态的转变进行管理的状态机；以及控制器，基于上述第1及第2计数器的计数值和上述第2计数器的状态，控制对上述相位插值器供给的上述相位控制信号。

在本发明中，优选的是，在上述第1计数器的计数动作的反复中，上述控制器采用相同的组合逻辑。

在本发明中，上述第1计数器，每次切换增和减的计数动作时，从初期状态依次转变状态，上述给定计数数的量的计数进行1轮后，使上述状态返回上述初期状态，并且输出上述输出信号，更新上述第2计数器的计数值。

在本发明中，上述第2计数器，以上述第2计数数从增计数向减计数折回，按给定次数反复进行增和减的计数动作的组，在各计数动作的每次时依次转变状态，计数进行1轮后，使上述状态返回上述初期状态，上述控制器基于上述第1计数器的计数值、上述第2计数器的计数值和上述第2计数器的状态，在预定的基准周期内，控制使上述相位控制信号成为激活状态的数。

在本发明中，上述控制器，使在上述基准周期内中成为激活状态的上述相位控制信号的数，对于上述第2计数器的计数值的1个变化，按偶数单位增加或减少。

在本发明中，具备分频电路，其输入上述输入时钟信号，对其进行分频，输出分频时钟信号，上述第1计数器对上述分频时钟信号进行计数，上述控制器输入上述分频时钟信号和上述第1及第2计数器的计数值，上述基准周期由上述分频电路中的分频数、上述第1计数器的给定计数数和上述输入时钟信号的时钟周期的积来规定。

在本发明中，上述控制器具备如下控制电路：在根据上述第1计数器的计数值和上述第2计数器的计数值和状态而决定在上述基准周期内的上述相位控制信号的激活状态的数时，在上述第2计数器的上述状态处于预定的一状态的场合，使在与上述一状态对应的上述第2计数器的其他状态下正转了的信号进行反转。

在本发明中，上述控制器对上述相位插值器输出延迟上述输出时钟信号的相位的减信号作为上述相位控制信号。

在本发明中，上述控制器对上述相位插值器输出延迟上述输出时钟信号的相位的减信号和提前相位的增信号作为上述相位控制信号，作为保持增、减的状态的构成。

根据本发明，提供具备上述相位插值器和本发明的上述频谱扩展时钟控制装置的频谱扩展时钟发生装置。

发明效果

根据本发明，能缩小逻辑的压缩(折叠)效果关联的控制器部的电路规模。

还有，根据本发明，电路规模的缩小的结果能降低消耗功率。

附图说明

图1表示本发明的第1实施例的构成的图。

图2是说明本发明的原理的图，是表示减信号生成的108×55组合的图。

图3是说明本发明的原理的图，是表示减信号生成的55×55组合的图。

图4是说明本发明的原理的图，是表示减信号生成的28×55组合的图。

图5是说明本发明的原理的图，是表示减信号生成的28×28组合的图。

图6是表示本发明的第1实施例的调制波形的图。

图7是表示本发明的第2实施例的构成的图。

图8是表示本发明的第2实施例的调制波形的图。

图9是表示专利文献1的实施例3的构成的图。

图10是表示图9的输出时钟波形的图。

图11是表示专利文献1的实施例3中的减信号生成的77×78组合的图。

图12是表示专利文献1的实施例3的调制波形的图。

图13是表示专利文献1的实施例1的构成的图。

标号说明

1  输入端子

2  输出端子

3，3′、30，30′  SSC控制器

4  相位插值器

5  分频率时钟信号

6  减信号

7  增信号

21 预分频器

22，22′ p计数器

23，23′  增减计数器

24，24′  控制器

25  p计数输出

26，26′  计数值

27，27′  计数值

31  k计数器

32，32′  增减控制器

41  p状态机

42  u状态机

43  反转控制电路

44  ud状态机

具体实施方式

为更加详细述说上述本发明，以下参照附图来说明。本发明是SSCG(频谱扩展时钟发生器)，具备：输入输入时钟信号，可按照相位控制信号(6)来改变输出时钟信号的相位的相位插值器(4)；以及对相位插值器(4)供给相位控制信号(6)，进行对上述输出时钟信号进行频率调制的控制的SSC(频谱扩展时钟)控制器(3)，其中，由增减计数器构成SSC控制器(3)中的p计数器(22)，在计数动作的反复时，控制器(24)采用相同的组合逻辑。还有，增减计数器(23)例如反复进行2次增减，在第2次增时和第1次减时，逻辑反转。即，控制器(24)具备在根据增减计数器的计数值和状态，决定基准周期内的相位控制信号(6)的激活状态的数时，在增减计数器的状态处于预定的状态(第2次增时：Su2，第1次减时：Su3)的场合，使在与上述状态(Su2，Su3)分别对应的其他状态(Su1，Su4)下正转了的信号进行逻辑反转的反转控制电路(43)。根据这种构成，缩减了控制器(24)的逻辑构成。

或者，根据本发明别的方式，也可以是，控制器(32)中具备增、减切换的状态机(44)，在增时和减时，控制器(32)都采用相同的逻辑。

根据本发明，提供由这种构成的SSC控制器、相位插值器构成的频谱扩展时钟发生器(SSCG)。以下就实施例进行说明。

实施例

图1是表示本发明的一实施例的构成的图。SSC控制器3具备：输入来自输入端子1的输入时钟信号，输出m分频了的分频时钟信号的预分频器21；将预分频器21的分频时钟计数了计数数p时，输出输出信号25的p计数器22；接受来自p计数器22的输出信号25，进行增、减计数的增减计数器23；以及接受来自预分频器21的分频时钟信号(定时信号)5和p计数器22的计数值26及增减计数器23的计数值27，生成减信号6的控制器24。相位插值器4接受来自SSC控制器3的减信号6，从输出端子2输出调制来自输入端子1的输入时钟信号(频率1/T₀)所得的时钟信号。与图9的现有装置不同，在本实施例中，在p计数器22、增减计数器23中分别具备p状态机41、u状态机42，在控制器24中具备反转控制电路43。首先，说明本实施例的动作原理。

根据本发明，满足用于满足SATA规格的条件式(1)的p计数器22的计数数p、增减计数器23的计数数u的组合为

p＝108，u＝54。

还有，基准周期数k的时间内的减信号6的逻辑1的数n1取为依次增加2的构成。

根据这种构成，根据逻辑的折叠效果，控制器24的逻辑电路的规模缩小成为可能。

上式(1)中，取p＝2u，m＝4，解式则得

53.30≤u≤55.90    …(2)。

作为满足式(2)的u，采用偶数的54，取p计数器22的计数数p为108，增减计数器23的计数数u为54。

在本实施例中，从控制器24对相位插值器4在基准周期数k(＝m×p)的时间内输出的减信号6的逻辑1的数n1与增减计数器23的计数数u成比例。

例如，取

u＝0时，n1＝0；

u＝a时，n1＝2a；

u＝54时，n1＝108。

即，

n1＝2u

此时，控制器24中的减信号6的生成的组合逻辑矩阵是108×108，不过，成为以u＝54(调制度最大时)为中心的上下的镜像构成，因而如图2所示，可以由108×55的组合逻辑和增减计数器23的增减控制用状态机(Su0，Su1)构成。p计数器22每次计数了计数数108时，输出输出信号25，增减计数器23对输出信号25进行计数，进行从0到54的增计数、从54到0的减计数。增减计数器23的计数数取为u的话，在基准周期数k(＝m×p)的时间内输出的减信号6的逻辑1的数n1在增计数时为n1＝2u，在减计数时为n1＝2u。

在这里，把基准周期数k(＝m×p)的时间内的减信号6的逻辑1的数n1取的值取为偶数(n1＝2u)，如图3所示，就可以使108×55的组合逻辑成为55×55的2分割镜像构成。图2的上半部分的108×55的组合逻辑分割为图3的上半部分的左右的55×55的逻辑矩阵，图2的下半部分的108×55的组合逻辑分割为图3的下半部分的左右的55×55的逻辑矩阵。在图3中，p计数器22由增减计数器构成，对来自预分频器21的分频时钟信号5从0到p＝54进行增计数，从p＝54进行减计数，在达到0的时刻，输出输出信号25。增减计数器23对来自p计数器22的输出信号25进行增或减计数。

进而，根据本发明，由增减计数器构成p计数器22，把到p＝54为止的计数动作设为0～27的增减(27×2＝54)，取以p＝27为中心的镜像构成，追加表示4状态的p状态机41(Sp0，Sp1，Sp2，Sp3)，从而如图4所示，就可以使控制器24中的必要的组合逻辑(逻辑矩阵)成为28×55。在图4中，p计数器22对来自预分频器21的分频时钟信号5从0到p＝27进行增计数，从p＝27进行减计数，再次从0到p＝27进行增计数，从p＝27进行减计数，在达到0的时刻(p计数器22对分频时钟信号5的计数为108的时刻)，输出输出信号25。增减计数器23对来自p计数器22的输出信号25进行增或减计数。

还有，以增减计数器23的计数数u＝27(n1＝54)为中心，基准周期数k的时间内的减信号6的“0”、“1”的存在比率r0、r1(此处，r0＝1-(n1/108)，r1＝n1/108)逆转，

u＝27-a时，成为

r0＝1-{(54-2a)/108}，

r1＝(54-2a)/108，

u＝27+a时，

r0＝(54-2a)/108，

r1＝1-{(54-2a)/108}。

利用这一点，与p计数器22一样，把增减计数器23的动作设为在范围0～27的增减，由表示4状态的u状态机42(Su0，Su1，Su2，Su3；状态机按Su0→Su1→Su2→Su3→Su0→…转变)构成，u状态机42在Su1、Su2时，由反转控制电路43对输出信号进行逻辑反转，就可以成为27×2的构成。即在增减计数器23的u状态机42的状态值为Su1、Su2的场合，控制器24基于对计数值的解码值进行逻辑反转所得的值，生成减信号n1。

还有，没有特别限制，不过，在本实施例中，增减计数器23中的u状态机42的值与增减计数器23计数值一起，例如经信号线27而供给到控制器24。

如上所述，把以p计数器22、增减计数器23的计数值生成的减信号的组合逻辑(逻辑矩阵)，如图5所示，设为只有28×28的构成，在各计数器22、23中具备p状态机41、u状态机42，借助于在计数值0～27的增减动作、以及由控制器24的反转控制电路43进行逻辑反转，就可以生成108×108的组合的减信号。另外，在图5中，n0是基准周期数k的时间内的减信号6的“0”的数。

图6是表示把计数器22、23、控制器24取为图5所示的构成的实施例的调制波形的图。如图6所示，来自输出端子2的输出时钟信号的调制频率为32.15kHz(1.5GHz/(2×4×108×54))。

与p计数器22、增减计数器23一起，把初始值设为0，把各状态机41、42设为Sp0、Su0，以来自预分频器21的时钟信号5来更新p计数器22值。

p计数器22输入分频时钟信号5，在p状态机41为Sp0时，按0～27依次进行增计数，在计数值成为27的同时，把p状态机41更新为Sp1。并且，p计数器22在p状态机41为Sp1时按27～0依次进行减计数，在计数值成为0的同时，把p状态机41更新为Sp2。

p计数器22在p状态机41为Sp2时按0～27依次进行增计数，在计数值成为27的同时，把p状态机41更新为Sp3。

p计数器22在p状态机41为Sp3时按27～0依次进行减计数，在计数值成为0的同时使p状态机41回到Sp0，输出输出信号25(单脉冲)，更新增减计数器23的值。

增减计数器23每当p计数器22进行1周时被更新，与p计数器22一样，在u状态机42为Su0时，按0～27依次进行增计数，在计数值成为27的同时，把p状态机42更新为Su1。

控制器24输入增减计数器23的u状态机42的值(图1的信号27)，在u状态机42为Su0时，基于计数器22、23值，例如把基准周期数k(＝m×p)的时间内的减信号6的逻辑1的数n1设为，

n1＝2u。

此处，u是在u状态机42为Su0时的增减计数器23的增计数值(0～27)。

增减计数器23在u状态机42为Su1时按27～0依次进行减计数，在计数值成为0的同时把u状态机42更新为Su2。

在u状态机42为Su2时，控制器24把基准周期数k(＝m×p)的时间内的减信号6的逻辑1的数n1设为，

n1＝108-2u。

此处，u是在u状态机42为Su1时的增减计数器23的减计数值(27～0)。反转控制电路43根据增减计数器23的减计数值u，进行为了取代Su0的2u而作成与108-2u对应的值所必要的信号(对计数值进行解码的未图示的解码器的输出信号)的反转控制。

增减计数器23在u状态机42为Su2时按0～27依次进行增计数，在计数值成为27的同时把u状态机42更新为Su3。

在u状态机42为Su2时，控制器24把基准周期数k(＝m×p)的时间内的减信号6的逻辑1的数n1设为，

n1＝108-2u。

此处，u是在u状态机42为Su2时的增减计数器23的增计数值(0～27)。反转控制电路43根据增减计数器23减计数值u，进行为了取代Su3的2u而作成与108-2u对应的值所必要的信号(对计数值进行解码的未图示的解码器的输出信号)的反转控制。

增减计数器23在u状态机42为Su3时按27～0依次进行减计数，在计数值成为0的同时使u状态机42回到Su0。在u状态机42为Su3时，控制器24把基准周期数k(＝m×p)的时间内的减信号6的逻辑1的数n1设为，

n1＝2u。

此处，u是在u状态机42为Su3时的增减计数器23的减计数值(27～0)。

控制器24由p计数器22、增减计数器23的各计数值和增减计数器23的u状态机42(Su0～Su3)来控制，基于计数器值p、u的组合，生成输出信号(减信号)6。控制器24在增减计数器23的u状态机42为Su0、Su3时，原样(正转)输出。即，对于从控制器24输出的减信号6，u状态机42为Su0、Su3时的在基准周期数k(＝m×p)的时间内的逻辑1的数n1为n1＝2u。另一方面，在增减计数器23的u状态机42为Su1、Su2时，与Su0、Su3的场合相比，使得信号反转输出而由反转控制电路43控制减信号6的输出。即，对于从控制器24输出的减信号6，在u状态机42为Su1、Su2时的基准周期数k(＝在m×p)的时间内的逻辑1的数n1为n1＝108-2u。

根据本实施例，根据逻辑的折叠效果，可以减少控制器24所必要的逻辑的组合数，电路规模的缩小成为可能。

另外，本发明也可以适用于像专利文献1中披露的图13的构成(专利文献的第1实施例)那样，生成也包含增侧，调制波形为三角波那样的增信号7、减信号6的增减控制器。另外，在图13中，k计数器31是与图1的p计数器22相同的构成，增减计数器23也是与图1相同的构成。

图7是表示本发明的第2实施例的构成的图，表示在图13的构成中适用了本发明的构成。

增减控制器32具备组合逻辑反转控制电路43，并且具备增、减输出切换用的ud状态机44(Sud0，Sud1)，每当增减计数器值每进行1周，就切换Sud0、Sud1，在Sud0时输出增信号7，在Sud1时输出减信号6，这样构成即可(参照图7)。相位插值器4在接收了增信号7时，从输出端子2输出按给定量Δ提起了相位的时钟，在接收了减信号6时从输出端子2输出按给定量Δ延迟了相位的时钟。

在本实施例中，与上述第1实施例一样，相位插值器4的相位步幅取为时钟信号的周期T₀的1/64，预分频数m取为4时的调制波形如图8所示。

另外，在上述各实施例中，相位插值器4，除了上述专利文献1记载的构成的插值器以外，也可以采用基于控制信号来移动相位的任意电路。

以上就上述实施例说明了本发明，当然，本发明不只限于上述实施例的构成，而是还包括在本发明的范围内本领域技术人员能做的各种变形、修正。