用于使能感应放大器的电路以及具有其的半导体存储器件

摘要

一种用于使能半导体存储器件中的感应放大器的电路，该电路包括：延迟单元，用于在响应于延迟控制信号而延迟感应放大器使能信号之后，输出延迟的感应放大器使能信号作为感应放大器使能延迟信号；以及延迟控制单元，用于通过接收具有温度降低相关特性的基准信号，控制延迟控制信号的强度。当在绝缘体上硅上形成存储单元并且在体硅层上形成感应放大器使能电路时，可以通过调整根据温度降低的感应放大器使能信号的延迟，增加感应时间的长度。此外，可以平滑地调整感应放大器中的使能时间点，并且可以通过减少在感应放大器的感应失效的出现，减小半导体存储器件中的操作失效的几率。

说明书

相关申请的交叉引用

本申请要求2006年1月17日提交的韩国专利申请No.10-2005-0004793的优先权，将其全部内容在此引入作为参考。

技术领域

本公开涉及用于使能半导体存储器件中的感应放大器的电路，更具体，涉及用于使能能够根据温度变化调整感应放大器的使能时间的半导体存储器件中的感应放大器。

背景技术

在MOS晶体管的制造中，通常形成大的隔离区以提供器件之间的隔离，并且防止MOS晶体管中闩锁效应的现象。在这种情况下，隔离区增加芯片的面积并降低集成度。传统地已经提出绝缘体上硅(SOI)来解决这种问题。

SOI是更加有效地隔离在硅衬底上形成的半导体器件的技术，并具有其中在绝缘层上具有单晶硅层的结构。由于SOI结构具有在晶片的表面之间掩埋的薄的绝缘层，其形成电路，与结隔离结构相比，SOI相对于光和高供电电压更加强壮。优势地，与形成在体(bulk)硅层上的器件相比，形成在SOI结构上的器件需要更少数目的处理，并具有在芯片上形成的器件之间的更小的电容耦合。

当在下部体硅层以及上部单晶硅层之上形成器件时，所得的结构具有层叠的固态形式。因此，具有该结构的半导体存储器件限定为层叠型的半导体存储器件。例如，如果形成SRAM的存储单元，具有该结构的SRAM限定为层叠类型的SRAM。

在美国专利号6,060,738和6,288,949中公开了具有SOI的半导体存储器件的例子。

当在SOI上形成存储单元时，由于其结构特征，形成在体硅层上存储单元的操作更差，例如，允许将后偏压(VBB)施加到形成在下部体硅上的器件，而不是施加到形成在SOI上的器件。

实际上，在形成在体硅结构上的传统存储单元中，由于温度降低导致晶体管的性能改进，由于温度降低的脉冲宽度或感应时间减小不会带来问题。

然而，在形成在SOI上的存储单元中，由于温度增加在晶体管的延迟减小是麻烦的。

此外，当与SOI一起使用体硅时，需要用于控制晶体管的延迟的控制电路，由于根据温度的延迟可以不同。

图1是示出传统感应放大器使能电路的电路图。

参照图1，传统半导体存储器件包括存储单元2、感应放大器4以及放大器使能电路6。

在半导体存储器件的读取操作中，数据data和数据dataB存储在存储单元2中并被传输到对应于存储单元2的一对位线。感应数据data和dataB，并由放大器4放大，然后沿着读取路径RD输出。典型地，连接到存储单元2的字线需要被行地址解码器(未示出)第一个选择。

该对位线的感应余量应该足以从选择连接有存储单元2的字线的时间点到使能感应放大器4，即施加感应放大器使能信号的时间点。这在图2的时序图中示出，并且因此将参照图2描述。

感应放大器使能电路6接收外部施加的感应放大器使能信号SA_EN。感应放大器使能电路6产生感应放大器使能延迟信号DSA_EN，并将其施加到感应放大器4。感应放大器使能电路6包括一个或多个倒相器INV1、INV2、INV3以及INV4。感应放大器使能延迟信号DSA_EN是通过在感应放大器使能电路6延迟感应放大器使能信号SA_EN预设时间而获得的信号。

例如，倒相器INV1包括PMOS晶体管PM1和NMOS晶体管NM1。PMOS晶体管PM1和NMOS晶体管NM1的栅极彼此连接。将电源电压VCC施加到PMOS晶体管PM1的源极，以及NMOS晶体管NM1的源极接地。PMOS晶体管PM1和NMOS晶体管NM1的栅漏极彼此连接，以及漏极之间的连接是倒相器INV1的输出端。尽管仅仅通过例子的方式描述了倒相器INV1，其他倒相器INV3、NV3以及INV4具有与倒相器INV1相同的结构。倒相器的数目不同地变化。

感应放大器使能电路6通常形成在体硅层上。当在体硅上形成存储单元2时，随着温度降低存储单元的性能改进，并且感应时间因此减小。然而，在具有形成在SOI上的存储单元或者具有根据涉及传统存储单元的温度的相反倾向的存储单元的半导体存储器件中，形成在体硅层上的感应放大器使能电路的使用，如现有技术中那样，导致下面的问题。

首先，如果考虑到在高温下的感应时间和感应余量而配置感应放大器使能电路，由于随着温度降低存储单元的性能降低，导致失效。

相反，如果考虑到在低温下的感应时间和感应余量而配置感应放大器使能电路，感应相对优益，由于随着温度增加存储单元的性能改进。然而，由于在高温下的感应放大器使能电路中的延迟总量大于在低温下的实际需要量，减小了循环时间。

图2是说明图1所示的电路中的感应余量和感应时间的时序图。

参照图2，示出一对位线BL和BLB以及感应放大器使能延迟信号DSA EN的时序图。

一对位线BL和BLB是经由其，在图1中数据data和dataB从存储单元被传输到感应放大器的线。因此，可以将一对位线BL和BLB考虑为指示图1中的数据data和dataB的线。

如上所述，感应放大器使能延迟信号DSA_EN是通过感应放大器使能电路6延迟感应放大器使能信号SA_EN而获得的。

参考标号t1指示感应时间，以及参考标号m1指示感应余量。感应时间t1指从使能了字线的时间到由感应放大器使能信号使能了感应放大器的时间的时间周期。参考标号m1指使能的感应放大器能够感应并放大一对位线BL和BLB上的数据的最小宽度。

当在选择字线(未示出)之后，将存储单元中的数据加载到BL和BLB位线对上时，BL和BLB位线对将具有预设感应余量m1。由于感应余量m1是允许使能的感应放大器感应并放大BL和BLB位线对上的数据的最小宽度，需要在当感应余量大于感应余量m1时的时间点上施加感应放大器使能信号SA_EN。即，必须在感应时间t1过去之后施加感应放大器使能信号SA_EN，使得不发生感应失效。

感应余量和感应时间随着温度变化。这将参照图3说明。

图3是说明在图1的感应放大器使能电路中，根据温度的感应余量和感应时间的时序图。

参照图3，如所示，感应余量和感应时间随着时间变化。感应余量m1和感应时间t1是在正常温度下呈现出的值，以及在感应时间t2上感应该感应余量m2。当在体硅层上形成感应放大器使能电路时，随着温度降低，构成感应放大器使能电路的晶体管的电流驱动能力改进，使得在感应放大器使能电路的延迟减小。因此，感应时间t2小于感应时间t1。感应余量m3指示可以由感应放大器感应的数据的最小宽度。感应时间t3是需要用来达到感应余量m3的时间并且大于正常感应时间t1。

例如，在具有在SOI上形成的存储单元的半导体存储器件中，当温度降低时，构成存储单元的晶体管的电流驱动能力降低。因此，在感应时间t2的感应余量m2小于感应余量m1，如上所述。在这种情况下，在半导体存储器件的读取操作中出现失效。

在这种情况下，如果感应余量大于m3以使得防止发生失效，感应时间必须增加到t3。即，除了正常的感应时间t1之外，感应放大器使能电路需要额外地延迟感应放大器使能信号t3-t1。

以这种方式，在形成在体硅层上的典型存储单元的情况下，随着温度降低，构成存储单元的晶体管的电流驱动能力增加。因此，感应时间t1到感应时间t2的减小不会带来问题。这是因为感应余量因此增加。

然而，在形成在SOI上的存储单元的情况下，由于随着温度降低构成单元的晶体管的电流驱动能力降低，感应时间需要增加，以获得允许感应放大器感应并放大位线对上的数据的感应余量。

发明内容

本发明的示例性实施例提供了一种感应放大器使能电路和具有其的半导体存储器件，其能够解决在半导体存储器件中感应时间增加的问题，在该半导体存储器件中，随着温度降低，构成存储单元的晶体管的电流驱动能力降低。

本发明的示例性实施例提供了一种感应放大器使能电路和具有其的半导体存储器件，其能够通过感应半导体存储器件的操作中的失效减少而减少失效的出现。

本发明的示例性实施例提供了一种感应放大器使能电路和具有其的半导体存储器件，其能够控制感应放大器的使能时间点。

本发明的示例性实施例提供了一种感应放大器使能电路和具有其的半导体存储器件，当在SOI上形成存储单元并且在体硅层上形成感应放大器使能电路时，其能够根据温度降低提供更大的感应时间。

本发明的示例性实施例提供了一种感应放大器使能电路和具有其的半导体存储器件，当考虑到在高温下的感应时间和感应余量而配置感应放大器使能电路时，其能够通过随着温度降低而降低存储单元的性能来减小失效的出现。

本发明的示例性实施例提供了一种感应放大器使能电路和具有其的半导体存储器件，其能够解决由于根据当考虑到在低温下的感应时间和感应余量而配置感应放大器使能电路时的温度增加而改进的存储单元的性能，当感应放大器使能电路中的延迟时间大于实际需要的量时所导致的周期时间减小的问题。

根据示例性实施例，本发明提供一种用于使能半导体存储器件中的感应放大器的电路，该电路包括：延迟单元，用于在响应于延迟控制信号而延迟感应放大器使能信号之后，输出延迟信号作为感应放大器使能延迟信号；以及延迟控制单元，用于通过接收具有温度降低相关特性的基准信号，控制延迟控制信号的强度。

半导体存储器件可以是层叠型半导体存储器件。

温度降低相关特性可以是随着温度降低，基准信号的电压电平降低的特性。

延迟单元可以包括在第一电源电压端和延迟单元的输出端之间连接的PMOS晶体管，并具有接收感应放大器使能信号的栅极；以及至少一个单位倒相器，在延迟单元的输出端和延迟控制单元之间连接，并包括共享PMOS晶体管的栅极的NMOS晶体管。

延迟控制单元可以在单位倒相器中的NMOS晶体管的源极和地之间连接，并包括具有接收基准信号的栅极的控制晶体管。控制晶体管可以是NMOS晶体管。

感应放大器使能电路还可以包括基准信号生成单元，用于生成基准信号。

基准信号生成单元可包括默认电压设置单元，用于当外部电源电压大于第一电源电压时，将基准信号提供给基准信号生成单元的输出端；基准信号调整单元，用于考虑到由处理变化所导致的延迟单元，精细地调整基准信号；以及低压设置单元，用于当外部电源电压小于第一电源电压时，将具有特定电平的基准信号提供给基准信号生成单元的输出端。

默认电压设置单元可以包括在第一电源电压端和基准信号生成单元的输出端之间连接的第一PMOS晶体管；以及至少一个NMOS晶体管，串联连接在基准信号生成单元的输出端和地之间，并具有接收第一电源电压的公用栅极。

基准信号调整单元可包括电压分配电路，该电压分配电路基于由过程改变所导致的测试延迟结果，由旁路信号所控制，并使得第二电源电压被分配并施加到第一PMOS晶体管的衬底。

低压设置单元可包括第二PMOS晶体管，该第二PMOS晶体管连接在第一电源电压端和基准信号生成单元的输出端之间；以及比较器，用于比较第一输入信号和第二输入信号，并将信号输出到第二PMOS晶体管的栅极，以将第二PMOS晶体管开启或关闭。

当外部电源电压小于第一电源电压时，比较器可以输出信号，用于开启第二PMOS晶体管，并且当外部电源电压大于第一电源电压时，输出信号，用于关闭第二PMOS晶体管。

根据示例性实施例，本发明提供用于使能半导体存储器件中的感应放大器的电路，该电路包括：延迟单元，用于在响应于延迟控制信号而延迟感应放大器使能信号之后，输出延迟的感应放大器使能信号作为感应放大器使能延迟信号；基准信号生成单元，用于生成具有温度降低相关特性的基准信号；以及延迟控制单元，用于通过接收基准信号而控制延迟控制信号的强度。

基准信号生成单元可包括默认电压设置单元，用于当外部电源电压大于第一电源电压时，将基准信号提供给基准信号生成单元的输出端；基准信号调整单元，用于考虑到由处理变化所导致的延迟单元，精细地调整基准信号；以及低压设置单元，用于当外部电源电压小于第一电源电压时，将具有特定电平的基准信号提供给基准信号生成单元的输出端。

延迟控制单元可包括至少一个控制晶体管，该控制晶体管连接在延迟单元的NMOS晶体管的源极和地之间，并具有接收基准信号的栅极。

默认电压设置单元可以包括在第一电源电压端和基准信号生成单元的输出端之间连接的第一PMOS晶体管；以及至少一个NMOS晶体管，串联连接在基准信号生成单元的输出端和地之间，并具有接收第一电源电压的公用栅极。

基准信号调整单元可包括电压分配电路，该电压分配电路基于由过程改变所导致的测试延迟结果，由旁路信号所控制，并使得外部电源电压被分配并施加到第一PMOS晶体管的衬底。

低压设置单元可包括第二PMOS晶体管，该第二PMOS晶体管连接在第一电源电压端和基准信号生成单元的输出端之间；以及比较器，用于比较第一输入信号和第二输入信号，并将信号输出到第二PMOS晶体管的栅极，以将第二PMOS晶体管开启或关闭。

根据示例性实施例，本发明提供层叠类型的半导体存储器件，包括：感应放大器，用于感应和放大位线上的数据；以及感应放大器使能电路，用于通过接收具有温度降低相关特性的基准信号，生成用于使能感应放大器的感应放大器使能延迟信号。

感应放大器使能电路可以包括延迟单元，用于在响应于延迟控制信号而延迟感应放大器使能信号之后，输出延迟的感应放大器使能信号作为感应放大器使能延迟信号；基准信号生成单元，用于生成基准信号；以及延迟控制单元，用于通过接收基准信号来控制延迟控制信号的强度。

附图说明

从下面结合附图的详细说明中，可以更详细地理解本发明的示例性实施例，在附图中：

图1是说明传统感应放大器使能电路的电路图；

图2是说明余量和感应时间的时序图；

图3是说明在图1的感应放大器使能电路中，根据温度的感应余量和感应时间的时序图；

图4是说明根据本发明的示例性实施例的感应放大器使能电路的结构的原理框图；

图5是说明图4中的延迟单元和延迟控制单元的电路图；

图6是说明在图5中，根据温度的基准信号的变化的图；

图7是说明用于产生图5中的基准信号的基准信号生成单元的电路图；

图8是示出输入到图7的比较器的两个输入信号的图；

图9是示出在图7中，根据温度的基准信号的变化的图；

图10是示出在本发明的示例性实施例以及现有技术中，根据温度的感应放大器使能时间之间的比较的图。

具体实施方式

现在将参照附图更全面地描述本发明，在附图中，示出本发明的示例性实施例。然而，可以以许多不同的形式实施本发明，并且不应该构建为限制于在此阐述的示例性实施例。而是，提供这些示例性实施例使得该公开是全面的和完整的，并将本发明全部传达给本领域技术人员。

图4是说明根据本发明的示例性实施例的感应放大器使能电路的结构的原理框图。

参照图4，感应放大器使能电路包括感应放大器40、显示器单元106、延迟控制单元116以及基准信号生成单元156。

感应放大器40感应并放大位线(未示出)上的数据。

延迟单元106响应于延迟控制信号DCS，在延迟感应放大器使能信号SA_EN之后，输出用于使能感应放大器40的感应放大器使能延迟信号DSA_EN。更具体，延迟单元106响应于由延迟控制单元116所生成的延迟控制信号DCS，延迟感应放大器使能信号SA_EN。延迟单元106输出延迟的感应放大器使能信号SA_EN作为感应放大器使能延迟信号DSA_EN，该DSA_EN是用于使能感应放大器40的信号。

延迟控制单元116接收基准信号VDREF来控制延迟控制信号DCS的强度。基准信号VDREF具有温度降低相关特性。基准信号VDREF的温度降低相关特性是指基准信号VDREF的电压电平随着温度降低而降低的特性。现在将参照图6具体说明基准信号VDREF。

基准信号生成单元156生成基准信号VDREF，用于控制延迟控制单元116。

将参照图5具体说明延迟单元106和延迟控制单元116，以及将参照图7具体说明基准信号生成单元156。

图5是说明图4中的延迟单元和延迟控制单元的电路图。

延迟单元106包括至少一个倒相器，并且示出了四个倒相器NV11、INV12、INV13和INV14。延迟单元106延迟感应放大器使能信号SA_EN，以输出感应放大器使能延迟信号DSA_EN。

感应放大器使能信号SA_EN是用于使能感应放大器来感应并放大半导体存储器件中的位线对(未示出)上的数据的信号。通过延迟感应放大器使能信号SA_EN来形成感应放大器使能延迟信号DSA_EN，并且DSA_EN被称为延迟的感应放大器使能信号。

延迟控制单元116包括分别连接到构成延迟单元106的相应倒相器INV11、INV12、INV13和INV14的控制晶体管NM21、NM22、NM23和NM24。控制晶体管NM21、NM22、NM23和NM24分别连接到NMOS晶体管NM11、NM12、NM13和NM14，该NMOS晶体管NM11、NM12、NM13和NM14是构成延迟单元106的倒相器INV11、INV12、INV13和INV14中的下拉晶体管。控制晶体管NM21、NM22、NM23和NM24分别输出延迟控制信号DCS1、DCS2、DCS3和DCS4。可以根据需要的延迟时间来不同地改变倒相器和控制晶体管的数目。

例如，倒相器INV11包括PMOS晶体管PM11和NMOS晶体管NM11。电源电压VCC1施加到PMOS晶体管PM11的源极，以及构成延迟控制单元116的控制晶体管NM21施加到NMOS晶体管NM11的源极。控制晶体管NM21的漏极端连接到倒相器INV11中的NMOS晶体管NM11的源极，以及控制晶体管NM21的源极接地。基准信号VDREF施加到控制晶体管NM21的栅极。基准信号VDREF的电压电平随着温度降低而减小。控制晶体管NM22连接到倒相器INV12，以及控制晶体管NM23连接到倒相器INV13，以及控制晶体管NM24连接到倒相器INV14。控制晶体管NM21、NM22、NM23和NM24可以是NMOS晶体管。电源电压VCC1是来自内部电压转换器的电压输出，并且处于比电源电压VCC2低的电平，如下所述。

以这种方式，延迟控制单元116连接到延迟单元106，并通过接收基准信号VDREF控制延迟控制信号DCS1至DCS4的强度。即，根据基准信号VDREF的电平调整通过延迟控制单元116的电流。

更具体，在控制晶体管NM21、NM22、NM23和NM24的有源区，当基准信号VDREF增大时，控制晶体管NM21、NM22、NM23和NM24的漏区和源区之间的电流增大。在这种情况下，控制单元106的驱动能力提高，并且输出感应放大器使能延迟信号DSA_EN的时间点提前。即，由延迟单元106提供的延迟减小。

另一方面，当基准信号VDREF的电平减小时，控制晶体管NM21、NM22、NM23和NM24的漏区和源区之间的电流减小。在这种情况下，控制单元106的驱动能力降低，使得输出感应放大器使能延迟信号DSA_EN的时间点延迟。即，由延迟单元106提供的延迟增大。

图6是说明图5的根据温度的基准信号的变化的图。

参照图6，可见，基准信号VDREF的电平随着温度增加而增大。即，基准信号VDREF具有正比例的温度降低相关特性。

当在SOI上形成存储单元时，构成存储单元的晶体管的电流驱动能随着温度降低而降低。因此，延迟控制单元(图5中的116)操作为根据温度降低而减小基准信号VDREF的电压电平，以使得增加延迟单元(图5的106)的延迟。因此，获得允许感应放大器感应位线上的数据的足够感应余量。

当在SOI上形成存储单元时，半导体存储器件可以构造为半导体存储器件的层叠类型。即，层叠类型的半导体存储器件中的存储单元形成并层叠在体硅层以及单晶硅层上。

图7是说明用于产生图5中的基准信号的基准信号生成单元的电路图。

参照图7，基准信号生成单元包括默认电压设置单元126、基准信号调整单元136以及低压设置单元146。

默认电压设置单元126包括第一PMOS晶体管PM31、至少一个NMOS晶体管NM31至NM36、以及保险丝F31至F35。

第一PMOS晶体管PM31在第一电源电压端VCC1和基准信号生成单元的输出端N1之间连接。

在基准信号生成单元的输出端N1和地之间串联连接该示例性实施例的五个NMOS晶体管NM31至NM36，以及第一电源电压端VCC1施加到公用栅极。

保险丝F31至F35确定NMOS晶体管NM31至NM36是否贡献于在基准信号生成单元的输出端N1的电压电平的改变。即，如果保险丝开启，NMOS晶体管NM31至NM36贡献于在基准信号生成单元的输出端N1的电压电平的改变，以及如果保险丝不是开启的并处于短路状态，NMOS晶体管NM31至NM36不贡献于在基准信号生成单元的输出端N1的电压电平的改变。

因此，当第一电源电压端VCC1大于预设电压VCOM时，默认电压设置单元126向基准信号生成单元的输出端N1提供基准信号VDREF。在图8中示出电压VCOM。

由于第一PMOS晶体管PM31的阈值电压随着温度降低而增大，在基准信号生成单元的输出端N1的电压随着温度降低而减小。

基准信号调整单元136由旁路信号BYP1、BYP2和BYP3所控制，并分配第二电源电压VCC2。根据由工序改变所导致的测试结果来选择旁路信号BYP1、BYP2和BYP3。因此，基准信号调整单元136将所分配的电压提供给节点N2并提供给第一PMOS晶体管PM31的衬底。

施加到第一PMOS晶体管PM31的衬底的电压还称为衬底偏压或者反偏压，并通常由VBB指示。即，电压VBB施加到围绕第一PMOS晶体管PM31的N井。通过内部衬底偏置电路从电压VCC产生电压VBB。施加电压VBB以防止芯片中的PN结被部分地前向偏置，因此防止存储单元中的数据的丢失或者闩锁。此外，还施加电压VBB以减小由于体效应(或背栅效应)，MOS晶体管的阈值电压中的改变，由此稳定电路操作。

基准信号调整单元136将衬底偏置电压提供给第一PMOS晶体管PM31，以调整第一PMOS晶体管PM31的阈值电压。这使得可以调整在输出端N1的电压电平。即，当第一PMOS晶体管PM31的阈值电压增大时，输出端N1的电压电平降低，因此基准信号VDREF的电平也降低。相反地，当第一PMOS晶体管PM31的阈值电压降低时，输出端N1的电压电平增大，因此基准信号VDREF的电平增大。

旁路信号BYP1或旁路信号BYP2需要处于高电平，以增加第一PMOS晶体管PM31的衬底偏压，即，在节点N2的电压。

例如，当旁路信号BYP1处于高电平，旁路信号BYP2处于低电平并且旁路信号BYP3处于低电平时，由R2、R3和R4确定从第二电源电压VCC2到地的阻抗。即，当旁路信号BYP1处于高电平时，第一传输栅TG1开启，并且第一电阻器R1短路。

因此，在节点N2的电压高于当全部电阻器R1、R2、R3和R4在电路中并且没有被短路时，在节点N2的电压。由接收旁路信号BYP2的第二传输栅TG2短路第二电阻器R2，以及由接收旁路信号BYP3的第三传输栅TG3短路第三电阻器R3。

如果旁路信号BYP1和BYP2都处于高电平，在节点N2的电压电平变得与外部电源电压VCC2相同。

以这种方式，由于调整在节点N2的电压电平，也调整第一PMOS晶体管PM31的衬底偏压。因此，调整第一PMOS晶体管PM31的阈值电压并且调整基准信号VDREF的电压电平。

根据由工序变化所导致的延迟测试的结果，旁路信号BYP1、BYP2和BYP3具有高电平或低电平。可以根据用户的需要不同地改变电阻器、传输栅和旁路信号的数目。

以这种方式，考虑到由工序改变所导致的延迟单元，基准信号调整单元136精细地调整基准信号VDREF。

低压设置单元146包括第二PMOS晶体管PM41和比较器COM1。

第二PMOS晶体管PM41在第一电源电压端VCC1和基准信号生成单元的输出端N1之间连接。

比较器COM1比较第一输入信号VREF1和第二输入信号VREF2，并向第二PMOS晶体管PM41的栅极输出信号，以将第二PMOS晶体管PM41开启或关闭。

即，如果外部电源电压，即第一电源电压端VCC1小于预设电压VCOM，比较器COM1输出用于将第二PMOS晶体管PM41开启的电压。如果第一电源电压端VCC1大于预设电压VCOM，比较器COM1输出用于将第二PMOS晶体管PM41关闭的电压。

因此，当第一电源电压端VCC1小于预设电压VCOM时，低压设置单元146向基准信号生成单元的输出端N1提供在某电平的基准信号。

图8是示出输入到图7的比较器COM1的两个输入信号VREF1和VREF2的图。

将参照图7和8进一步描述低压设置单元146。当第一电源电压端VCC1大于预设电压VCOM时，第二PMOS晶体管PM41关闭，并且当第一电源电压端VCC1小于预设电压VCOM时，第二PMOS晶体管PM41开启。比较器COM1接收输入信号VREF1和VREF2，并生成用于开启或关闭第二PMOS晶体管PM41的信号。比较器COM1足以接收两个输入信号VREF1和VREF2，并根据两个输入信号VREF1和VREF2之间的差异输出差分信号，其对应于VCC1和VCOM。因此，比较器COM1形成为接收输入信号VREF1和VREF2作为输入的差分放大器。

图9是示出图7中的根据温度的基准信号VDREF的变化的图。

参照图9，在图7中的基准信号生成单元的输出端N1的电压电平，即，基准信号VDREF的电压电平随着温度升高而增大。

响应g1对应于没有通过基准信号调整单元136来调整第一PMOS晶体管PM31的阈值电压的情况，以及响应g2和g3对应于通过基准信号调整单元136来调整第一PMOS晶体管PM31的阈值电压的情况。响应g2对应于随着在基准信号调整单元136的输出端N2的电压增大，第一PMOS晶体管PM31的阈值电压增大的情况，并且响应g3对应于随着在基准信号调整单元136的输出端N2的电压降低，第一PMOS晶体管PM31的阈值电压降低的情况。即，随着第一PMOS晶体管PM31的阈值电压降低，基准信号VDREF的电压电平增大，以及随着第一PMOS晶体管PM31的阈值电压增大，基准信号VDREF的电压电平降低。

图10是示出比较本发明的示例性实施例以及现有技术系统的感应放大器使能时间Tws与温度的图。

参照图10，响应g4示出传统感应放大器使能时间Tws，以及响应g5示出本发明的示例性实施例中的感应放大器使能时间Tws。这里，感应放大器使能时间Tws是从选择了字线的时间到使能了感应放大器的时间所过去的时间，并可以用延迟来表示。

在传统感应放大器中，在g4所示的使能时间Tws，即延迟随着温度增大而增加，而在本发明的感应放大器中，在g5所示的使能时间Tws，即延迟随着温度增大而减小。

在本发明的示例性实施例中，当在SOI上形成存储单元并且在体硅层上形成感应放大器使能电路时，可以根据温度降低，通过增加感应放大器使能信号的延迟而增加感应时间。

因此，在半导体存储器件的设计中，通过考虑到在高温下的感应时间和感应余量而配置感应放大器使能电路，可以降低失效的出现，所述失效当温度降低时出现。此外，可以通过考虑到低温下的感应时间和感应余量而配置感应放大器使能电路，解决随着温度升高所导致的问题。

如上所述，使用根据本发明的示例性实施例的增强的感应放大器使能电路及具有其的半导体存储器件，可以在其中随着温度降低，构成存储单元的晶体管的电流驱动能力降低的半导体存储器件中增大感应时间。

此外，当在SOI上形成存储单元并且在体硅层上形成感应放大器使能电路时，可以通过根据温度调整感应放大器使能信号的延迟，增加感应时间的长度。

此外，可以平滑地调整感应放大器中的使能时间点，并且可以通过减少在感应放大器的感应失效的出现，减小半导体存储器件中的操作失效的几率。

已经使用示例性实施例描述了本发明，然而，应理解，本发明的范围不限制于所公开的实施例。相反，本发明的范围旨在包括本领域技术人员使用现存已知的或者未来的技术及等效的能力之内的各种改进和替换性结构。