CMOS和沉积的光子有源层的单片式集成的布图

摘要

公开了几个详细的布图设计，用于大阵列中雪崩器件的单片式集成，其可以只取决于所施加的偏压条件而用作雪崩光电二极管(APD)或雪崩发光二极管(ALED)，所述偏压条件可以是由外围电路通过软件控制的。如果所沉积的膜具有直接能带隙，那么即使在没有雪崩操作时器件也可以发光。具体而言，根据本发明的布图包括通过复制基本像素/光素单元而获得的传感器/发光器矩阵。

说明书

背景技术

本发明涉及基于CMOS的光传感和光发射器件的制造，具体涉及用于制造这种器件的布图。

传统的CMOS图像传感器使用由MOSFET的源极/漏极和势阱区(n型或p型)形成的内置p-n结作为光电二极管。由于这个原因，光电二极管的许多重要特性与CMOS器件的设计有关联。CMOS图像传感器使得能够有“有源像素”，其中多个CMOS器件中的一个被用于光发生信号的电子放大。读出过程是非破坏性的，并且存在于将光发生电荷传送到MOSFET栅极的过程中，所述MOSFET的跨导将那些电荷转化为电压或电流。被用作存储节点的结必须在随后的图像获取之前被重置。

传统CMOS图像传感器的其它缺点包括：(1)受CMOS设计束缚的高的源/漏结电容，这导致低的“电荷到电压”转换效率；(2)相邻像素之间在STI下的串扰；(3)对光发生信号的像素的时间积分不支持使得能够进行三维图像传感的“飞行时间”(TOF)测量；(4)传统布图和外围电路不允许来自几个像素的信号的积聚以在分辨率与信号强度或带宽之间交换。

在传统的CMOS图像传感器中，进行光检测的结在衬底块体中，不能在雪崩模式下被运行，也不能进行能带隙设计。从半导体技术早期开始，就已经知道例如硅和锗的间接能带隙材料在p-n结在雪崩模式下操作时可以发光。由于很多原因，传统的CMOS和BiCMOS技术还没有达到这种能力的实际应用。

发明内容

本发明的目的是提供成像器件，其可以在雪崩模式下操作，并且是通过亚微米或亚-100nm CMOS技术被单片式集成。对于大阵列中雪崩器件的单片式集成，已公开了几个详细的布图设计，其可以只取决于所施加的偏压条件而用作雪崩光电二极管(APD)或雪崩发光二极管(ALED)，所述偏压条件可以是由外围电路软件控制的。如果所沉积的膜具有直接能带隙，那么即使在没有雪崩操作时器件也可以发光。

具体而言，根据本发明的布图包括通过基本像素/光素(Lixel)单元的复制得到的传感器/发射器矩阵。在图像传感器中，矩阵元素被公知为“像素”。在本发明的公开中，名称“光素”将被用于发光的矩阵元素。因为本发明布图中的相同物理结构可以用作传感器或发射器，所以矩阵元素将被命名为“像素/光素”，以强调可以通过施加给APD/ALED层的电压来选择的双重功能。

为了简明，应该注意，每一个“像素/光素”包括一个行选择晶体管和可以用作雪崩光电二极管(APD)或雪崩发光二极管(ALED)的一个光子器件，并且“像素/光素单元”可以按特定的几何(布图)布置包括1、2或4个像素/光素。然后在金属化级，可以以将“像素/光素单元”组单独和并行地链接到同样的列电路块的方式布置互连，从而测量传感器/发射器矩阵与外围电路之间的通信带宽。

对于制造在块体和厚膜SOI衬底上的器件，所有布图都基于接触光子器件(APD/ALED)下部电极的相同的方法，并且它们全部都意在用于这样的架构，其中上部电极对所有光子器件是电学共用的，而下部电极对每一个单独的像素/光素是电学上分隔开的。还有用于薄膜SOI或GOI衬底的示例布图。

本发明的另一个目的是使得能够通过软件动态控制将四个像素/光素分组成单个输出/输入信号的传感器/发射器矩阵合并和操作模式。这种能力给出可以用分辨率换取带宽(动态范围和/或帧速率)的可变像素/光素大小。

本发明的另一个目的是使具有相同原色的四个像素有可能彼此相邻、并因而被分组在一起作为一个特定原色的单个“大像素”的彩色滤光片图案，即，彩色滤光片图案使得能够有可变像素大小。

本发明的另一个目的是在像素/光素的相同竖直列中在给定的金属级上使得能够将各个单元分组成单元组的金属层布图设计。不同的单元组被电连接到分隔开的金属线，其并行承载来自不同单元组、从/到列电路的信号。

题目为“Light Emitting Elements(Lixels)MonolithicallyIntegrated with CMOS”的单独的国际申请，涵盖了对作为光吸收器和光发射器的这些器件的操作的影响，以及对所沉积的光子有源层是否具有间接、直接或伪直接能带隙的影响。

附图说明

图1A、1B、1C、1D和1E提供了对应于图11A和11B中横截面的、块体衬底上制作的像素/光素设计#1在不同制造阶段的布图的俯视图。具有四行四列的示例矩阵被示出。

图2A、2B、2C、2D、2E和2F提供了对应于图11A和11B中横截面的、块体衬底上制作的像素/光素设计#2在不同制造阶段的布图的俯视图。具有四行四列的示例矩阵被示出。

图3A、3B、3C、3D、3E和3F提供了对应于图11A和11B中横截面的、块体衬底上制作的像素/光素设计#3在不同制造阶段的布图的俯视图。具有四行四列的示例矩阵被示出。

图4A、4B、4C、4D、4E和4F提供了对应于图11A和11B中横截面的、块体衬底上制作的像素/光素设计#4在不同制造阶段的布图的俯视图。具有四行四列的示例矩阵被示出。

图5A、5B、5C、5D和5E提供了对应于图11A和11B中横截面的、块体衬底上制作的像素/光素设计#5在不同制造阶段的布图的俯视图。具有八行八列的示例矩阵被示出。

图5F示出了图5E中布图的可替换布图。

图6A、6B、6C、6D、6E和6F提供了对应于图11A和11B中横截面的、块体衬底上制作的像素/光素设计#6在不同制造阶段的布图的俯视图。具有四行四列的示例矩阵被示出。

图6G示出了图6中布图的可替换布图。

图7A、7B、7C、7D、7E、7F和7G提供了对应于图11A和11B中横截面的、块体衬底上制作的像素/光素设计#7在不同制造阶段的布图的俯视图。具有八行八列的示例矩阵被示出。

图7H和7I分别示出了图7F和7G中那些布图的可替换布图。

图8A、8B和8C提供了对应于图12A和12B中横截面的、厚膜SOI衬底上制作的像素/光素设计#8在不同制造阶段的布图的俯视图。具有四行四列的示例矩阵被示出。

图8A、8B和8C提供了对应于图12A和12B中横截面的、厚膜SOI衬底的第一实现的像素/光素设计#8在不同制造阶段的布图的俯视图。具有四行四列的示例矩阵被示出。

图9A、9B、9C、9D、9E、9F、9G和9H提供了对应于图12A和12B中横截面的、厚膜SOI衬底的第二实现的像素/光素设计#9在不同制造阶段的布图的俯视图。具有四行四列的示例矩阵被示出。

图10A、10B和10C提供了对应于图13A和13B中横截面的、薄膜SOI或GOI衬底上制作的像素/光素设计#9在不同制造阶段的布图的俯视图。具有四行四列的示例矩阵被示出。

图11A和11B示出了在块体衬底上制作的2-像素/光素单元的注入和外延层构造的第一示例的横截面视图，在例如像素/光素设计#2和#3那些栅极的栅极之间的中间处具有共享的源极接点。在图11A中，水平切面经过其中N-MOSFET栅极在有源区上的区域，而在图11B中，水平切面经过其中N-MOSFET栅极位于场隔离区的区域。

图12A和12B示出了在厚膜SOI衬底上制作的2-像素/光素单元的注入和外延层构造的第二示例的横截面视图，在例如像素/光素设计#2和#3那些栅极的栅极之间的中间处具有共享的源极接点。在图12A中，水平切面经过其中N-MOSFET栅极在有源区上的区域，而在图12B中，水平切面经过其中N-MOSFET栅极位于场隔离区的区域。

图13A和13B示出了在薄膜SOI或GOI衬底上制作的2-像素/光素单元的注入和外延层构造的第三示例的横截面视图，在例如像素/光素设计#2和#3那些栅极的栅极之间的中间处具有共享的源极接点。在图13A中，水平切面经过其中N-MOSFET栅极在有源区上的区域，而在图13B中，水平切面经过其中N-MOSFET栅极位于场隔离区的区域。

图14A和14B示出了彩色滤光片图案。图14A示出了传统的彩色滤光片图案，示出了四原色：红色(R)、绿色(G)、蓝色(B)和红外(IR)。几何布置与Bayer图案的类似，其第二绿色滤光片可选地被红外(IR)滤光片替代。图14B示出了新的彩色滤光片图案。

具体实施方式

本发明基于发明WO 02/33755，其中公开了适合于包括亚-100nmCMOS技术的深亚微米CMOS技术的单片式集成的器件和工艺架构，其中光电器件具有沉积在CMOS有源区上的有源层。这种器件的一个示例是包含外延SiGeC层的雪崩光电二极管(APD)。

在WO 02/33755中公开的器件和工艺架构示出了单晶p型SiGe和/或SiGeC外延膜可以如何被外延沉积在n型CMOS有源区上，形成通过浅槽隔离(STI)与相邻的CMOS器件分隔开的pn-异质结。由于这个原因，其可以在雪崩模式下运行，不象传统CMOS结，也不象传统的CMOS光电二极管。p型SiGe和/或SiGeC是APD的上部电极，并且n型CMOS有源区是APD的下部电极。APD的上部电极可以在场隔离区之上接触，并且APD的下部电极可以被以与到传统PMOS器件n-阱的接点的类似的方式设在APD本身的有源区之外。

具有除纯净硅之外的材料的有源层的能力，是通过工艺流中在所有高温步骤之后并且刚好在用于器件互连(硅化物形成)的典型步骤完成之前的那点处的所述层的沉积而得到的。

这些膜在工艺流中的“插入”点使得能够包含具有一定程度应变的层，例如Si_1-xGe_x、Si_1-yC_y、Si_1-x-yGe_xC_y、Ge_1-yC_y应变随机合金和/或超晶格，它们与传统的CMOS工艺完全兼容，这已经由SiGeCBiCMOS作为大规模生产技术的可用性证实。其还允许包含虽然当前在CMOS技术中还未被认为是标准但是从纯技术立场来看实际上是兼容的或者可以通过对CMOS流的微小调整而被使得兼容的膜。这些膜中的一些与CMOS兼容的关键问题是在它们沉积之后的热处理。因为CMOS每更新一代，处理温度都会降低，因此可能被包含的材料列表也不断增加。

具体而言，本发明涉及包括一个行选择晶体管(RST)和一个光子器件雪崩光电二极管/雪崩发光二极管(APD/ALED)的传感器/发射器矩阵元素或单元的设计。在图像传感器中，矩阵元素被公知为“像素”。在本发明的公开中，名称“光素”将被用于发光的矩阵元素。因为相同的物理结构可以用作传感器或作为发射器，所以矩阵元素将被命名为“像素/光素”，以强调可以通过施加给APD/ALED层的电压来选择的双重功能。

对于在根据本发明的设计中的图像感测，光发生信号被通过雪崩工艺放大，并且既不需要用于放大的像素内晶体管，也不需要用于复位的像素内晶体管。

所公开的用于块体和厚膜SOI衬底的所有设计都基于接触光子器件(APD/ALED)下部电极的相同方法，并且它们全部都意在用于这样的架构，其中上部电极对所有光子器件(APD/ALED)是电学共用的，而下部电极对每一个单独的像素是电学上分隔开的。

设计被示例为下面的实现：上部电极是p型SiGeC外延层，并且下部电极被通过CMOS n-阱接触，其中CMOS n-阱还提供到NMOS行选择晶体管的漏极的电接点。本发明对n型SiGeC外延层、PMOS行选择晶体管和用于形成PMOS器件与电子器件下部电极之间的接点的p-阱注入都是同等有效的。本发明对具有可以是外延也可以不是外延的沉积层、并且具有除SiGeC之外的材料的膜的光子器件是同等有效的。

块体衬底和厚膜CMOS的设计被使用典型技术示例，其以p型衬底和双阱为特征，并且使用外延沉积在n型掺杂CMOS有源区上的原位p型掺杂SiGe和/或SiGeC单晶膜。自然，相同的像素/光素设计对n型衬底和外延沉积在p型掺杂CMOS有源区上的n型掺杂SiGe和/或SiGeC单晶膜也是有效的。

优选实现是具有由p型SiGeC层和n型硅衬底形成、在使得结可以在雪崩模式下操作的电压下操作的异质结。作为光传感器，操作电压将低于结的击穿电压，并且这将是其中雪崩效应使光发生载流子倍增的雪崩光电二极管。作为具有间接能带隙半导体的光发射器，例如具有三角形轮廓的p型SiGeC随机合金，所施加的电压使结击穿以触发光发射。

在示例图中使用的相对尺寸并不是特定于具体的工艺技术，而是可以被认为是“典型的”用于使用浅槽隔离(STI)的深亚微米CMOS代，例如在块体硅晶片上的0.18μm CMOS。

在块体衬底上的根据本发明的所有布图都具有下面的共同特性：

1、APD/ALED被制造在与行选NMOS晶体管的有源区相邻但是分隔开的有源区上。

2、APD/ALED包括外延沉积在形成于p型衬底上的n型掺杂CMOS有源区上的单晶、原位p型掺杂SiGeC膜。

3、每一个APD/ALED的上部电极都是p型掺杂SiGeC膜。

4、每一个APD/ALED的下部电极都是n型掺杂CMOS有源区，在p型掺杂SiGeC膜下面。

5、在传感器/发射器矩阵中，所有APD/ALED的上部电极被一起连接到相同的电位。

6、APD/ALED的n型下部电极在STI下通过n-阱注入被连接到像素/光素内NMOS的漏极区。

8、APD/ALED的下部电极以及将其连接到NMOS漏极的n-阱被p型区域包围。

也描述了用于通过厚膜SOI衬底的实现的一个传感器/发射器矩阵设计以及用于通过薄膜SOI或GOI衬底的实现的一个传感器/发射器矩阵。

在块体和厚膜SOI衬底上的实现之间的主要区别是，通过后者，n-阱和p-阱到达埋置氧化物，并且相邻像素/光素有源区之间的隔离可以通过到达SOI衬底的埋置氧化物的深槽隔离(DTI)而非在p型衬底上的浅槽隔离实现。

相对于用于块体衬底的设计，在薄膜SOI或GOI衬底上的实现之间的主要区别与到APD/ALED下部电极的接点以及势阱(n-阱或p-阱)缺少有关。在硅化物形成步骤之后，其可以与任何其它设计都相同。但是应该注意，薄膜SOI衬底使得能够进行背面照明(吸收和/或发射)，因此允许在正面上的密集互连，包括其中金属线可以在APD/ALED的有源区上均匀设置(pace)的情况。

通过厚膜SOI或薄膜SOI(或GOI)的实现可以具有针对在块体衬底上的实现描述的具有1、2或4个像素/光素的像素/光素单元中的任何一个，并且在硅化物形成步骤之后可以与使用块体衬底的那些相同，并且可以具有针对利用块体衬底的实现描述的在用于金属化的布图上的变化中的任何一种。为了简单和简洁，用于利用厚膜SOI或薄膜SOI(或GOI)的实现的附图只示出了相对于在块体衬底上的实现的最相关的区别。

即使对于利用块体衬底的实现，所示出的布图也不形成完整制造工艺所需的掩蔽层的完整集合，而只是示出了在本发明中描述的创新性特征的最相关的那些。

WO 2004/027879公开了适用于在薄膜绝缘体上硅(SOI)或薄膜绝缘体上锗(GOI)衬底上制作的亚-100nm CMOS技术的单片式集成的器件和工艺架构。

下面是在描述不同像素/光素设计的俯视图和横截面视图中示出的材料和/或层列表：

(101)-p型块体衬底

(102)-浅槽隔离(STI)区域

(103)-p-阱区域

(104)-n-阱区域

(105)-p型掺杂区域，隔离相邻的光电二极管有源区

(106)-用于APD/ALED外延层的n型掺杂有源区

(107)-MOSFET的栅极绝缘体(氧化物)

(108)-N-MOSFET的轻掺杂漏极(LDD)区域

(109)-N-MOSFET的有源区域，具有高n型掺杂

(110)-薄膜SOI的场隔离(不必是STI或LOCOS)

(111)-N-MOSFET的栅极

(112)-N-MOSFET栅极周围的间隔物(氮化硅)

(113)-深槽隔离(DTI)

(114)-用于在图案化区域上的外延的硬质掩模(例如氮化硅)

(115)-硅化物

(116)-金属前电介质(PMD)

(117)-单晶材料，外延沉积在APD/ALED的有源区上

(118)-非晶/多晶材料，外延沉积在场隔离区上

(119)-APD/ALED的n型注入有源区

(120)-SOI衬底的埋置氧化物

(121)-SOI机械衬底

(126)-光阻挡层

(127)-红色滤光片

(128)-绿色滤光片

(129)-蓝色滤光片

(131)-金属-1

(132)-通孔-1

(133)-金属-2

(134)-通孔-2

(135)-金属-3

(136)-通孔-3

(137)-金属-4

(138)-通孔-4

(139)-金属-5

像素/光素设计#1

传感器/发射器矩阵通过复制包括具有如上描述特性的单个像素/光素的基本单元形成。

图1A、1B、1C、1D和1E提供了像素/光素设计#1在不同制造阶段的布图的俯视图。具有四行四列的示例矩阵被示出。

图1A-在硅化物形成之前的布图的俯视图。

图1C-在金属-1和通孔-1之后的布图的俯视图。

图1D-在金属-2和通孔-2之后的布图的俯视图。

图1E-在金属-3之后的布图的俯视图。

像素/光素设计#2

传感器/发射器矩阵通过复制在相同水平行中包括两个相邻像素/光素的基本单元形成，具有下面的特性：

1、两个行选NMOS晶体管被制造在相同的有源区上，共享相同的p-阱，并且共享相同的源极接点。

2、两个行选NMOS晶体管的栅极由两条分隔开的行选择线控制。

3、两个行选NMOS晶体管的栅极被以使得各个接触盘位于共享有源区相同侧的方式定位。

4、共用有源区、漏极区域的相对端与提供到各个APD/ALED下部电极的导电通路的相对n-阱重叠。

5、在两个栅极之间的空间中，源极区域被两个NMOS器件共享，并且具有被连接到单个竖直列金属线的单个接点。

6、对于矩阵中的任何一行，“奇数列”中的像素/光素可以在“奇数行选信号”导通而“偶数行选信号”截止时被接入。反过来，在“偶数列”中的像素/光素可以在“偶数行选信号”导通而“奇数行选信号”截止时被接入。

7、来自两个相邻行中形成方形的两个单元的四个像素/光素的信号，可以通过将相应行的“奇数行选信号”和“偶数行选信号”同时“导通”而被同时接入并且被组合，即被添加到单个输出信号中。这将如同是输出信号由具有与其信号被添加的组合4-像素/光素相对应的大小的单个方形像素/光素产生那样，从而提供具有可变像素/线索尺寸的能力。

图2A、2B、2C、2D、2E和2F提供了像素/光素设计#2在不同制造阶段的布图的俯视图。具有四行四列的示例矩阵被示出。

图2A-在硅化物形成之前的布图的俯视图。

图2B-在硅化物和接点之后的布图的俯视图。

图2C-在金属-1和通孔-1之后的布图的俯视图。

图2D-在金属-2和通孔-2之后的布图的俯视图。

图2E-在金属-3和通孔-3之后的布图的俯视图。

图2F-在金属-4之后的布图的俯视图。

像素/光素设计#3

像素/光素设计#3直到金属-2都与像素/光素设计#2相同。金属-2、通孔-2、金属-3、通孔-3和金属-4层的布图是不同的，因此导致：

1、承载数据信号的金属-4线的列数与像素/光素的列数相同。这使得被连接到单个金属-4数据线的像素/光素的数量能够减半。

2、与像素/光素设计#2相比，在假设“列电路”也被加倍的情况下，该布图使传感器/发射器矩阵与外围之间的可用带宽加倍。

3、如果增加其它金属级，传感器/发射器矩阵与外围之间的带宽可以进一步提高。在金属-4之后，所增加的每一个新的金属级都可以使带宽加倍。例如，金属-5可以使通过金属-4可用的带宽加倍，而金属-6布图可以使通过金属-5可用的带宽加倍。图中只示出了到金属-4的层。

图3A、3B、3C、3D、3E和3F提供了像素/光素设计#3在不同制造阶段的布图的俯视图。具有四行四列的示例矩阵被示出。

图3A-在硅化物形成之前的布图的俯视图。

图3B-在硅化物和接点之后的布图的俯视图。

图3C-在金属-1和通孔-1之后的布图的俯视图。

图3D-在金属-2和通孔-2之后的布图的俯视图。

图3E-在金属-3和通孔-3之后的布图的俯视图。

图3F-在金属-4之后的布图的俯视图。

像素/光素设计#4

传感器/发射器矩阵通过复制在相同竖直列中包括两个相邻像素/光素的基本单元形成，具有下面的特性：

1、单元中的两个行选NMOS晶体管被制造在分隔开的有源区上，但是共享相同的p-阱以及相同的栅极接点。

2、对于两个有源区，漏极区域都与各个n-阱重叠，提供到各个APD/ALED下部电极的导电通路。

3、两个有源区的源极区域被连接到两条不同的分隔开的竖直列线，例如每一条列线在不同的金属化级制造。

4、通过用于两个NMOS晶体管的栅极的单个接点，两个栅极可以通过单条行选择线被同时“导通”或“截止”。

5、当行选择线使共享相同栅极接点的相邻像素/光素中的两个NMOS晶体管的栅极“导通”时，两个像素/光素独立且同时地与列电路交互作用，这是因为每一个像素/光素接入不同的数据列线，将它们连接到分隔开的列电路块。

6、对于每一竖直列像素/光素，由两个分隔开的数据列线承载的信号被处于传感器/发射器矩阵外围的两个相同的列电路块并行处理。列电路块中的每一个被与像素/光素宽度进行间距匹配，并且两个相同的块被对准使得整个宽度不被改变，因此对像素/光素列的间距匹配被保持，同时列电路的长度被大致加倍。

7、到APD/ALED(p型掺杂SiGeC膜)上部电极的电接点被使用金属-1线制作在整个传感器/发射器矩阵上，以使串联电阻最小。

8、到行选择晶体管栅极的电接点使用金属-2线制作。

9、到一列中所有APD/ALED中一半例如奇数行的下部电极的电接点使用金属-3制作，同时到一列中所有APD/ALED中另一半例如偶数行的下部电极的电接点使用金属-4制作。

图4A、4B、4C、4D、4E和4F提供了像素/光素设计#4在不同制造阶段的布图的俯视图。具有四行四列的示例矩阵被示出。

图4A-在硅化物形成之前的布图的俯视图。

图4B-在硅化物和接点之后的布图的俯视图。

图4C-在金属-1和通孔-1之后的布图的俯视图。

图4D-在金属-2和通孔-2之后的布图的俯视图。

图4E-在金属-3和通孔-3之后的布图的俯视图。

图4F-在金属-4之后的布图的俯视图。

像素/光素设计#5

传感器/发射器矩阵通过复制包括形成方形的四个相邻像素/光素的基本单元形成，具有下面的特性：

1、来自四个相邻像素/光素的四个最小尺寸的n-阱，被定位在其角是四个最小尺寸n-阱的几何中心的方形中。n-阱几何中心之间的距离由被独立加偏压的n-阱之间的最短距离与最小尺寸n-阱长度之和给出。

2、两个分隔开且平行的有源区被水平对准。上部和下部有源区两者中每一个的相对端(漏极区域)都与相同水平行中两个不同像素/光素的n-阱重叠。

3、每一个有源区的尺寸被定为用于两个最小尺寸的NMOS晶体管，共享两个栅极之间中间距离处的共用源极接点。

4、四个NMOS器件的栅极垂直于有源区竖直对准。在左边的上部和下部栅极共享相同的栅极接点。在右边的上部和下部栅极共享相同的栅极接点。

5、控制四个NMOS晶体管的两个分隔开的栅极接点被连接到两个独立的行选择线。

6、在上部有源区中心处的共享源极接点和在下部有源区中心处的共享源极接点被连接到两个独立的竖直数据列线。

7、由于4-像素/光素布置的固有对称特性以及到四个NMOS行选择晶体管的两个栅极接点的共享，两个独立的水平行选择线可以在相同的金属级实现。

8、由于4-像素/光素布置的固有对称特性以及到四个NMOS行选择晶体管的两个源极接点的共享，两条独立的竖直数据列线可以在相同的金属级上实现。

9、传感器矩阵通过4-像素/光素单元的复制获得。不同类型的复制给单元分组和可编程分辨率或像素/光素大小带来了不同的可能性。4-像素/光素基本单元的复制可以以四种方式进行：

A、没有几何变形的复制

B、只相对于水平轴镜像复制

C、只相对于竖直轴镜像复制

D、相对于水平轴和竖直轴镜像复制

10、竖直列金属线的几何和具体布图使得可以直接增加更多的金属级来增加被连接到不同4-像素/光素单元的独立竖直列金属线的数量，从而增加传感器/发射器矩阵与外围之间的带宽。

11、到APD/ALED(p型掺杂SiGeC膜)上部电极的电接点被使用金属-1线制作在整个传感器/发射器矩阵上，以使串联电阻最小。

12、到行选择晶体管栅极的电接点被使用金属-2线制作。

13、经过数据列线到APD/ALED下部电极的电接点被使用金属-3线制作。

图5A、5B、5C、5D和5E提供了像素/光素设计#5在不同制造阶段的布图的俯视图。图5F示出了图5E中布图的可替换布图。具有八行八列的示例矩阵被示出。

图5A-在硅化物形成之前的布图的俯视图。

图5B-在硅化物和接点之后的布图的俯视图。

图5C-在金属-1和通孔-1之后的布图的俯视图。

图5D-在金属-2和通孔-2之后的布图的俯视图。

图5E-在金属-3和通孔-3之后的布图的俯视图。

图5F-作为图5E中布图的替换在金属-3和通孔-3之后的布图的俯视图。

像素/光素设计#6

像素/光素设计#6共享像素/光素设计#2的特性，不同的只是两个行选NMOS晶体管栅极被以使得各个接触盘位于共享有源区两侧的方式定位。金属化布图也是不同的，并且展示了另一种可能的替换。

图6A、6B、6C、6D、6E和6F提供了像素/光素设计#6在不同制造阶段的布图的俯视图。图6G示出了图6F中布图的可替换布图。具有四行四列的示例矩阵被示出。

图6A-在硅化物形成之前的布图的俯视图。

图6B-在硅化物和接点之后的布图的俯视图。

图6C-在金属-1和通孔-1之后的布图的俯视图。

图6D-在金属-2和通孔-2之后的布图的俯视图。

图6E-在金属-3和通孔-3之后的布图的俯视图。

图6F-在金属-4之后的布图的俯视图。

图6G-作为图6F中布图的替换在金属-4之后的布图的俯视图。

像素/光素设计#7

基于像素/光素设计#6，并且示出了像素/光素设计可以被如何用于通过所增加的每一个额外的金属级来使带宽加倍，假设必要的额外外围电路也被增加。在该示例实现中，五个金属级被用于图示该特征。

在具有APD的像素/光素设计的许多优点中，有如下事实：雪崩本身是光发生信号的放大机制，从而免除了对源信号的电模拟放大的需要。这允许通过仅具有一个晶体管即行选择晶体管的像素/光素设计的信号放大。传统的CMOS“有源像素传感器”使用MOSFET的跨导来放大光发生信号。MOSFET中的源漏极电流与存储在该MOSFET栅极处的光发生电荷的量成比例。读出是非破坏性的，并且在下一个图像获取过程之前需要预置机制。

图7A、7B、7C、7D、7E、7F和7G提供了像素/光素设计#7在不同制造阶段的布图的俯视图。图7H和7I分别示出了图7F和7G中那些布图的可替换布图。具有八行八列的示例矩阵被示出。

图7A-在硅化物形成之前的布图的俯视图。

图7B-在硅化物和接点之后的布图的俯视图。

图7C-在金属-1和通孔-1之后的布图的俯视图。

图7D-在金属-2和通孔-2之后的布图的俯视图。

图7E-在金属-3和通孔-3之后的布图的俯视图。

图7F-在金属-4和通孔-4之后的布图的俯视图。

图7G-在金属-5之后的布图的俯视图。

图7H-作为图7F中布图的替换在金属-4和通孔-4之后的布图的俯视图。

图7I-作为图7G中布图的替换在金属-5之后的布图的俯视图。

像素/光素设计#8

该设计是使用厚膜SOI衬底的第一实现。

像素/光素设计#1到#7意欲用于在PCT/EP01/11817中介绍的块体衬底和工艺流程。美国专利申请号10/399,495的部分继续申请清楚地示出了使用厚膜SOI衬底的一个示例实现，这是像素/光素设计#8的基础，其中光电器件具有沉积在CMOS有源区上的有源层。

在所述示例实现中，上部硅膜具有的厚度使得具有在块体衬底上制作的给定CMOS代的典型深度的n-阱和p-阱到达SOI衬底的埋置氧化物。侧面隔离通过具有对于相同CMOS代在块体衬底将具有的典型深度的浅槽和其底部到达埋置氧化物的深槽实现。

为了设计像素/光素单元的目的，浅槽用于将其上外延生长光子层的有源区与其上制作NMOS行选择晶体管的有源区隔离开。深槽用于分隔具有光子膜的相邻有源区。

图12A示出了在厚膜SOI上制作的MOSFET的漏极区与APD/ALED器件的下部电极之间在浅槽下方如何连接以及具有光子膜的相邻有源区之间由深槽提供的完全隔离。

像素/光素设计#8的所有其它方面可以保持与在像素/光素设计#1到#7中描述的那些相同。由此，只有像素/光素设计#8的最相关的不同点将在图8A到8D中示出。

图8A、8B、8C和8D提供了对应于图12A和12B中横截面的、厚膜SOI衬底上制作的像素/光素设计的俯视图。

像素/光素设计#9

该设计是基于设计#8、使用厚膜SOI衬底的第二实现，但是其有源区域的布图使得在一个水平行的“2-像素/光素”单元中的所有行选择N-MOSFET都使得它们的p-阱在浅槽隔离(STI)区域下连接在一起、沿所述水平行布置，同时用于APD/ALED的有源区域被深槽隔离(DTI)区域分隔开。在每一个“2-像素/光素”单元中的所述p-阱由所述单元内的两个行选择N-MOSFET共享。沿着给定水平行的“2-像素/光素”单元的p-阱被沿着任何其它水平行的“2-像素/光素”单元与p-阱电隔离开。

于是有可能独立地给一个水平行的2-像素/光素单元的p-阱加偏压，而不对任何其它p-阱这样做。因为所有p-阱都被连接到传感器/发射器矩阵的侧面边缘，因此到一行中所有p-阱只需要一个接点，从而就面积而言几乎没有任何损失。这个特征可以用来具有用于行选择N-MOSFET的“动态阈值电压”。

当像素/光素内部的行选择N-MOSFET被截止时，阈值电压应该为高以保持非常低的泄漏电流。当所述N-MOSFET被导通以便从外围接入像素/光素时，那么阈值电压被降低，但是只是对于正被导通的那些如此。

图9A、9B、9C、9D、9E、9F、9G和9H提供了像素/光素设计#9在不同制造阶段的俯视图。具有四行四列的示例矩阵被示出。

图9A-在有源、浅槽和深槽区域界定之后的布图的俯视图。

图9B-在多栅极和n型注入界定之后的布图的俯视图。

图9C-在硅化物形成之前的布图的俯视图。

图9D-在接点之后的布图的俯视图。

图9E-在金属-1和通孔-1之后的布图的俯视图。

图9F-在金属-2和通孔-2之后的布图的俯视图。

图9G-在金属-3和通孔-3之后的布图的俯视图。

图9H-在金属-4之后的布图的俯视图。

像素/光素设计#10

该设计是使用薄膜SOI或GOI衬底的实现。

像素/光素设计#1到#7意欲用于在PCT/EP01/11817中介绍的块体衬底和工艺流程。PCT/EP03/10346和PCT/EP03/13953将这些器件和工艺架构概念延伸到在薄膜绝缘体上硅(SOI)或薄膜绝缘体上锗(GOI)衬底上的亚-100nm CMOS技术，其中光电器件的有源层沉积在CMOS有源区上。

制作在薄膜SOI或GOI衬底上的器件，还公知为“完全耗尽SOI”器件，不具有n-或p-阱，因此APD/ALED下部电极与行选择晶体管之间的电学通路被不同地完成，如在与PCT/EP03/13953的图3和4类似的图13A和13B中清楚示出的。像素/光素设计#9的所有其它方面可以保持与在像素/光素设计#1到#7中描述的那些相同。

图10A、10B、10C和10D提供了对应于图13A和13B中横截面的、薄膜SOI(或GOI)衬底上制作的像素/光素设计的布图的俯视图。其基于像素/光素设计#6，并且用在PCT/EP03/10346中给出的替换来替代n-阱连接。

图10A-示出了有源区和多Si栅极的布图的俯视图。

图10B-在硬质掩模(氮化物)图案化之后在外延之前的布图的俯视图。

图10C-在SiGeC外延层图案化和间隔物形成之后的布图的俯视图。

图10D-在硅化物和接点之后的布图的俯视图。

相对于像素/光素设计#6的布图变化可以被看为很微小，但是这是因为许多区别是在对块体衬底和薄膜SOI衬底来说被认为有相当大不同的外延层轮廓(掺杂和异质结)中。基本上布图中所有的重要区别是对于在“硅化物”之前的层，因此，所有金属化层可以与在像素/光素设计#1到#7中示出的那些相同。

像素/光素设计#1到#7可以被并排同时制作，因为它们都在相同类型的衬底上共享相同的工艺流程，区别只在布图方面。取决于正被讨论的工艺技术，用于制作这些像素/光素设计的工艺流程可以具有一点微小的变化。在APD/ALED被特别关注的方面，在外延SiGeC膜下面的有源区可以具有稍微不同的处理步骤，这可能影响外延膜的厚度和轮廓，也可能不影响。

图11A和11B示出了在例如像素/光素设计#2和#3那些栅极的栅极之间的中间处具有共享的源极接点的2-像素/光素单元的注入和外延层构造的第一示例的横截面视图。在图11A中，水平切面经过包括围绕两个NMOS器件的场区的区域，而在图11B中，水平切面经过包括两个NMOS器件的有源区的区域。

图12A和12B示出了在例如像素/光素设计#2和#3那些栅极的栅极之间的中间处具有共享的源极接点的2-像素/光素单元的注入和外延层构造的第二示例的横截面视图。在图12A中，水平切面经过包括围绕两个NMOS器件的场区的区域，而在图12B中，水平切面经过包括两个NMOS器件的有源区的区域。

图13A和13B示出了在例如像素/光素设计#2和#3那些栅极的栅极之间的中间处具有共享的源极接点的2-像素/光素单元的注入和外延层构造的第三示例的横截面视图。在图13A中，水平切面经过包括围绕两个NMOS器件的场区的区域，而在图13B中，水平切面经过包括两个NMOS器件的有源区的区域。

具有可变大小的像素/光素

这个能力使得能够进行更高分辨率或更高帧速率的软件选择，并且理想地，行和列的数量是4的整数倍。

像素/光素设计#2、#3(#2的衍生)、#5、#6和从#6得出的#7、#8、#9、#10，都具有在传统CMOS图像传感器中没有发现的特征：在与列电路的交互作用过程中，形成方形“大像素/光素”的四个像素/光素的输出/输入信号可以被组合(添加)成单个电学信号。

当来自相邻行的两个“2-像素/光素”单元的四个行选择信号被同时导通时，“2-像素/光素”单元设计#2和#6可以形成“大像素/光素”。在这些条件下，四个APD/ALED的所有四个下部电极被同时连接到数据列线。一个大像素/光素的四个APD/ALED被与相同的原色滤光片对准。

对于包括具有刚刚描述的特征的像素/光素的传感器/发射器矩阵，并且假设最大帧速率受到像素/光素与列电路之间相互作用的限制，那么“大像素/光素”特征可以通过降低分辨率来增加帧速率。应该意识到，这种解决问题的方法降低了分辨率，但是没有丢弃接收或形成图像的传感器/发射器矩阵的任何部分。如由透镜系统形成的完整图像仍旧被获取/产生，只是分辨率更低。

在通过每一个像素/光素的来到/发出的信号很小时，“大像素/光素”寻址方法还具有低照射强度的优点。通过增加四个像素/光素的信号，分辨率的降低导致每“大像素/光素”信号强度的增加，这可以导致更低的噪声和更高的动态范围。

具体对于图像传感而言，这些优点对于“光电流”的操作模式(电子旋转快门)和对于“电荷累积”的操作模式(电子总体快门)总是成立的，这些优点在存储在每一个像素/光素中的电荷量还没有饱和该像素/光素的势阱的情况下也总是成立的。对于光发射，所述优点总是成立的。

“大像素/光素”寻址方法不应该与“开窗口”混淆，开窗口是传统CMOS图像传感器中使用的读出过程，其通过简单地只读取传感器矩阵中像素总数量的子集来减少在读出过程中的像素数量。由没有被读取的像素产生的信号被简单地丢弃。因为该方法在于简单地丢弃来自传感器矩阵中一些部分的信号，这意味着图像的那些部分也被从获取过程中放弃。

当来自一个单元共享一行上的有源区的两个像素/光素以及来自另一个单元共享一行上的有源区的相邻的两个像素/光素被连接到相同的数据列线并且各个行选择晶体管被导通时，“4-像素/光素”单元设计#5还可以形成“大像素/光素”。

但是，对数据列线的布图必须要小心。所涉及的两个单元中的其它两个有源区必须被连接到与其它三个有源区中任何一个分隔开的数据列线，即，数据列线必须跳过来自两行相邻单元的被连接的4-像素/光素组之间的四行像素/光素，因而每两列像素/光素，或者等同地，每列“4-像素/光素”单元，需要总共3条数据列线。

这只对每列“4-像素/光素”单元具有至少三个数据列线是可能的。因此，对于直到金属-3的相同单元设计，具有可变像素大小的操作需要至少一个额外的金属级，即至少金属-4。假定金属-4允许对每一个“4-像素/光素”单元的两条数据列线，并且因为可变像素操作只需要三条金属线(两条来自金属-3级，一条来自金属-4级)，额外的金属-4线可以被用于增加带宽。

应该注意，为了使带宽加倍，有必要具有6条金属线(是最少需要的3条线的两倍)，这可以通过使用假定其具有正确间距的金属-5工艺来实现。

用于具有可变大小的像素/光素的彩色滤光片。

像素/光素设计#2、#3(#2的衍生)、#5、#6和#7、#8、#9、#10，使得能够进行用于读出的4个像素/光素的分组。对于黑白成像，在读出过程中对被分组的两行像素/光素的选择可以是任意的。对于彩色成像，在读出过程中对被分组的两行像素/光素的选择必须考虑彩色滤光片拼合体(mosaic)的图案。

用于CCD和CMOS图像传感器的传统彩色滤光片拼合体，例如Bayer图案，不能与将4个像素/光素的输出组合成单个输出信号的读出方法一起使用，这是因为它将混和来自四个不同原色的信号。新的彩色滤光片图案在本发明中被公开，其使得能够进行通过传统读出过程的彩色成像以及组合来自形成方形、都具有相同原色的四个相邻像素/光素的输出信号的新的读出过程。

新的彩色滤光片图案的基本特征是其输出信号被组合的4个像素/光素必须具有相同的(原色)彩色滤光片。传统的Bayer滤光片具有三个颜色(RGB)，用于绿色的点的数量是用于蓝色或红色的点的两倍。

图14A示出了传统的彩色滤光片图案，示出了四原色：红色(R)、绿色(G)、蓝色(B)和红外(IR)。几何布置与Bayer图案的类似，不同的只是用于绿色的第二点被用于红外(IR)的点替代。

如图14B中示出的新的彩色滤光片图案，就可制造性和成本而言也具有优势，因为像素/光素间距被按比例大大缩小。优势是在新的彩色滤光片中的像素间距比传感器矩阵中的像素间距大四倍，比传统彩色滤光片拼合体的像素间距也大四倍。

通过用第二绿色滤光片替代图14A和14B中的IR滤光片，便获得了Bayer图案。

解复用“像素/光素”单元与外围之间的互连

增加传感器/发射器矩阵与外围电路之间的带宽。

像素/光素#4具有独特的特征，即每一条行选择线控制两个水平行的像素/光素。多个水平行像素/光素被分成多个其像素/光素共享相同行选择线的两行的组。对于任何给定的竖直列像素/光素，有两条列金属线，每一条在传感器/发射器矩阵的外围处连接到分隔开的但是相同的列电路块。与像素/光素设计#1相比，并且对于具有相同数量像素/光素的传感器/发射器矩阵，像素/光素设计#4使传感器/发射器矩阵与外围之间的带宽加倍。

像素/光素设计#3、#5、#6和#7共同具有如下事实：在相同水平行中的两个像素/光素使它们的输出被复用到单条列金属线。通常，将两个像素/光素的输出复用成一条列线将把传感器矩阵与外围电路之间的带宽减半(cut in half)。但是，这些像素/光素设计示出了如何可能使用额外的互连级来增加传感器/发射器矩阵与外围电路之间的带宽。

像素/光素设计#6示出了通过合适的金属-4布图，由于将两个像素/光素的输出复用成相同列线引起的带宽减少可以被抵偿。这是通过构造其中将被复制的“基本单元”包含四个水平行和两个竖直列的像素/光素的金属-4达到的。

直到金属-3与像素/光素设计#6相同的像素/光素设计#7示出了其中将被复制的“基本单元”包含八个水平行和两个竖直列的像素/光素的通孔-3、金属-4、通孔-4和金属-5的布图。该设计使得传感器/发射器矩阵与外围电路之间的带宽为通过像素/光素设计#6达到的带宽的两倍。

像素/光素设计#6和#7示出了传感器/发射器矩阵与外围电路之间的带宽可以通过每增加一个更多的金属层而被加倍。像素/光素布图直到金属-3都不改变。需要调整的布图是通孔-3、金属-4直到最后的金属级。布图的调整包括使在将被复制的“基本单元”中包括的像素/光素水平行的数量加倍。

CMOS技术的缩放使得能够进行更小像素/光素的制作。对于具有受通过透镜系统产生的图像圆圈尺寸约束的恒定面积的传感器/发射器矩阵，使像素/光素的侧面尺寸减半导致四倍的像素/光素数。通过传统的像素/光素设计，矩阵与外围电路之间可能的带宽不随着像素/光素的缩放而改变。

对于CMOS图像传感器，通过列并行读出，读出过程所花的时间随着给定列中像素的数量线性增加。假设读出过程是对帧速率的主要限制，增加像素的数量导致更低的帧速率。

相反地，想要把帧速率保持为常数(例如受视频标准约束)，增加传感器/发射器矩阵中像素/光素的数量只能用于静止成像，并迫使“开窗口”的使用以将用于读出的总时间量保持为与视频信号所需的最小帧速率兼容的常数。

像素/光素设计#6和#7公开了如何可能将像素/光素的数量以及传感器/发射器矩阵与列电路之间的带宽同时增加相同的倍数。

这种能力可以被用于下述任何一项：(1)保持帧速率并使分辨率加倍；(2)保持分辨率并使帧频率加倍；(3)1和2的组合。

前面描述的软件控制的像素/光素寻址的“可变像素大小”方法与刚刚讨论的“硬件解决方法”中的任何一个都是独立的，并且可以被同时结合它们中的任何一个使用。