具有电阻率测量图案的闪存器件及其形成方法

摘要

本发明提供具有电阻率测量图案的闪存器件及其制造方法。沟槽形成在自对准浮置栅极(SAFG)方案中的隔离膜内。该沟槽被填埋从而形成电阻率测量浮置栅极。这允许即使在SAFG方案中也可测量浮置栅极的电阻率。用于电阻率测量的接触直接连接到电阻率测量浮置栅极。因此，由寄生界面导致的电阻率测量值的变化可被减小。

说明书

技术领域

本专利涉及闪存器件及其形成方法，更具体地，涉及具有用于测量自对准浮置栅极(SAFG)方案中的浮置栅极的电阻率的电阻率测量图案(resistivity measurement pattern)的闪存器件及其形成方法。

背景技术

闪存器件是通过利用具有编程和擦除特性的EPROM和具有电编程和擦除特性的EEPROM制造的器件。闪存器件利用一个晶体管实现一位存储状态并进行电编程和擦除操作。

闪存器件通常具有这样的结构，其中隧道氧化物膜、浮置栅极、电介质膜和控制栅极形成在硅衬底上。闪存器件中，通过向控制栅极和硅衬底施加适当电压而将电子注入浮置栅极或从浮置栅极取出电子来存储数据。

闪存器件中，为了分析浮置栅极的击穿电压特性、电压系数特性和薄膜电阻特性，电阻率测量图案形成在周围区域。

图1是背景技术中具有电阻率测量图案的闪存器件的横截面图。

参照图1，电阻率测量接触16不直接连接到电阻率测量浮置栅极12，而是通过电阻率测量浮置栅极12上的钨膜15和控制栅极多晶硅膜14间接连接到电阻率测量浮置栅极12。

附图标记10表示半导体衬底，11表示隔离膜，13表示氧化物-氮化物-氧化物(ONO)电介质膜。

为了测量浮置栅极的电阻率，构造通过下面的电阻率测量浮置栅极12而电连接的两个电阻率测量接触16。该情况中，电阻测量器件的两个端子连接到两个电阻率测量接触16来测量电阻率。

钨膜15和控制栅极多晶硅膜14设置在电阻率测量接触16与电阻率测量浮置栅极12之间。测量的电阻率值(Rs)包括电阻率测量接触16的接触电阻值(Rc)、电阻率测量浮置栅极12的唯一电阻值(unique resistance value)(Rpoly1)、以及寄生界面(parasitic interface)中的电阻值即钨膜15与控制栅极多晶硅膜14之间的界面(①)和控制栅极多晶硅膜14与电阻率测量浮置栅极12之间的界面(②)中的电阻值。所测量的电阻率值产生严重的变化。如上所述变化严重的原因在于寄生界面中电阻值的影响。

同时，电阻率测量浮置栅极12必须位于隔离膜11上。如果电阻率测量浮置栅极12位于有源区上，则隧道氧化物膜的特性由于等离子体损伤而衰退，这使得难以评估准确的器件特性。如果产生错误的接触蚀刻，还存在有源区会被连接的可能性。

在闪存器件中，设计标准下降到70nm或更小，与光刻设备的覆盖精度(overlay accuracy)相比实际要求的精度变低。因此，已经采用SAFG方案，其中浮置栅极以自对准方式形成在已经形成在衬底中的隔离沟槽(trench)中。

在SAFG方案中，浮置栅极自动形成在有源区上。因此，不可能在隔离膜上形成浮置栅极。这使得电阻率测量不可能。

发明内容

通过最小化对寄生界面电阻的影响，具有能够测量电阻率的电阻率测量图案的闪存器件可具有稳定化的值。还描述了形成这样的闪存器件的方法。

该闪存器件的结构使得能够在SAFG方案中测量浮置栅极的电阻率。

一种具有电阻率测量图案的闪存器件，可包括：隔离膜，其形成在半导体衬底中且定义有源区；电阻率测量浮置栅极，其以沟槽结构填埋在所述隔离膜中；控制栅极图案，其形成在所述电阻率测量浮置栅极的预定区域上；电介质膜，其置于所述电阻率测量浮置栅极与所述控制栅极图案之间；以及电阻率测量接触，其在所述控制栅极图案两侧连接到所述电阻率测量浮置栅极且与所述控制栅极图案绝缘。

所述控制栅极图案可具有用于控制栅极的多晶硅膜与钨膜的堆叠膜。

所述闪存器件还可具有层间绝缘膜，其将所述电阻率测量接触与所述控制栅极图案绝缘且形成在所述半导体衬底的整个表面上。

所述闪存器件还可具有至少一个或更多虚设多晶硅膜，其填埋在未以沟槽结构形成电阻率测量浮置栅极的所述隔离膜中。

所述虚设多晶硅膜可形成为使得所述电阻率测量浮置栅极和所述虚设多晶硅膜以均匀密度分布在所述隔离膜的整个表面上。

所述闪存器件还可包括：浮置栅极，其形成在所述有源区的半导体衬底上且在隔离膜中自对准；隧道氧化物膜，其在所述浮置栅极与所述半导体衬底之间；以及控制栅极，其形成在所述浮置栅极上，其中所述电介质膜延伸至所述有源区且置于所述控制栅极与所述浮置栅极之间。

一种形成具有电阻率测量图案的闪存器件的方法，可包括：在其上堆叠有遮蔽氧化物膜和衬垫氮化物膜的半导体衬底中形成第一沟槽，且在所述第一沟槽中形成隔离膜从而定义有源区；在所述隔离膜中形成第二沟槽；去除所述衬垫氮化物膜和所述遮蔽氧化物膜从而暴露所述有源区的半导体衬底；在所述有源区的半导体衬底上形成隧道氧化物膜；在所述隧道氧化物膜上形成浮置栅极且在所述第二沟槽中形成电阻率测量浮置栅极；在整个表面上形成电介质膜；在所述电阻率测量浮置栅极的预定区域上形成控制栅极图案，且在所述浮置栅极上形成控制栅极；在整个表面上形成层间绝缘膜；以及在所述控制栅极图案的两侧形成电阻率测量接触，其穿过所述层间绝缘膜连接到所述电阻率测量浮置栅极。

当形成所述第二沟槽时，至少一个或更多虚设沟槽可形成在未形成第二沟槽处的所述隔离膜中。当形成所述浮置栅极和所述电阻率测量浮置栅极时，所述虚设多晶硅膜可形成在所述虚设沟槽中。

该方法还可包括在所述电介质膜形成之前进行预清洁工艺。

所述隧道氧化物膜形成之后，可沉积多晶硅膜。然后可对所述多晶硅膜进行抛光工艺使得所述隔离膜被暴露，在所述衬垫氮化物膜被去除的部分处形成所述浮置栅极且还在所述第二沟槽内形成电阻率测量浮置栅极。

形成所述电介质膜之后，用于控制栅极的多晶硅膜与钨膜可顺序堆叠在所述电介质膜上。所述钨膜和用于所述控制栅极的所述多晶硅膜然后可被选择性去除，使得它们保留在所述浮置栅极上以及所述电阻率测量浮置栅极的预定区域上，由此形成所述控制栅极和所述控制栅极图案。

具有第一和第二层间绝缘膜的堆叠膜的所述层间绝缘膜可通过如下步骤形成：形成所述控制栅极和所述控制栅极图案之后，在整个结构上形成所述第一层间绝缘膜；平坦化所述第一层间绝缘膜使得所述控制栅极和所述控制栅极图案被暴露；以及在整个结构上形成所述第二层间绝缘膜。

附图说明

图1是背景技术中的具有电阻率测量图案的闪存器件的横截面图；

图2是根据此处描述的实施例的具有电阻率测量图案的闪存器件的横截面图；

图3A至图3C是闪存器件的横截面图，用于说明制造具有电阻率测量图案的闪存器件的方法；以及

图4是用于比较利用背景技术的电阻率测量图案和根据本发明的电阻率测量图案所测量的电阻值的曲线图。

具体实施方式

图2是具有电阻率测量图案的闪存器件的横截面图。

参照图2，沟槽结构的电阻率测量浮置栅极26填埋在其中形成有隔离膜23的半导体衬底20中。为了测量浮置栅极的电阻率，连接到外部的两个电阻率测量接触30直接连接到电阻率测量多晶硅膜26。

隔离膜23形成在沟槽结构的半导体衬底20中从而定义有源区。浮置栅极26a自对准在隔离膜23中且还形成在有源区的半导体衬底20上，其间具有隧道氧化物膜25，从而形成SAFG结构。

浮置栅极26a和电阻率测量浮置栅极26是由多晶硅膜形成的相同层。

另外，控制栅极33a形成在浮置栅极26a上。控制栅极图案33在两个电阻率测量接触30之间形成在电阻率测量浮置栅极26之上。ONO结构的电介质膜27形成在浮置栅极26a与控制栅极33a之间以及电阻率测量浮置栅极26与控制栅极图案33之间。在该情况下，控制栅极33a和控制栅极图案33的每个具有控制栅极多晶硅膜28和钨膜29的堆叠膜。

在本实施例中，已经说明仅电阻率测量浮置栅极26形成在隔离膜23中。为了使隔离膜23内多晶硅膜的密度均匀，可以形成除电阻率测量浮置栅极26之外的额外虚设(dummy)多晶硅膜。

这里描述的所构造的闪存器件具有自对准浮置栅极结构。另外，因为电阻率测量浮置栅极可以形成在隔离膜上，所以可以测量浮置栅极的电阻率。

另外，由于电阻率测量接触直接连接到电阻率测量多晶硅膜，所以可以防止其中电阻率测量值的变化由于寄生界面(parasitic interface)而增加的现象。

将参照图3A至3C描述形成具有电阻率测量图案的闪存器件的方法。

图3A至3C是横截面图，用于示出制造具有电阻率测量图案的闪存器件的方法。

参照图3A，遮蔽氧化物膜(screen oxide film)21和衬垫氮化物膜(padnitride film)22顺序形成在半导体衬底20上。

然后衬垫氮化物膜22和遮蔽氧化物膜21通过光刻工艺被选择性去除。通过遮蔽氧化物膜21的去除而暴露的半导体衬底20被蚀刻预定深度从而形成用于隔离的第一沟槽。

然后在整个表面上沉积高密度等离子体(HDP)氧化物膜使得第一沟槽被完全填埋。在整个表面上实施抛光工艺使得衬垫氮化物膜22被暴露，在第一沟槽中形成隔离膜23。从而，定义有源区。

抛光工艺可采用回蚀工艺和化学机械抛光(CMP)工艺中的一种。

然后，光致抗蚀剂PR涂覆在整个表面上。光致抗蚀剂PR通过曝光和显影工艺被构图从而暴露隔离膜23的预定区域。利用图案化的光致抗蚀剂PR作为掩模将隔离膜23蚀刻至预定深度，由此形成第二沟槽24。

然后，光致抗蚀剂PR被去除。如图3B所示，衬垫氮化物膜22和遮蔽氧化物膜21被去除从而暴露有源区的半导体衬底20。

然后，隧道氧化物膜25形成在暴露的有源区的半导体衬底20上。然后多晶硅膜沉积在整个表面上。对整个表面实施抛光工艺从而在衬垫氮化物膜22被去除的部分形成浮置栅极26a，且还在第二沟槽24中形成电阻率测量浮置栅极26。

为了防止在形成电介质膜之前进行的预清洁(pre-cleaning)工艺中隔离膜23过度损失，与电阻率测量浮置栅极26绝缘的虚设多晶硅膜可形成在隔离膜23中。

换言之，当形成第二沟槽24时，虚设沟槽额外形成在隔离膜23中。当形成浮置栅极26a和电阻率测量浮置栅极26时，多晶硅膜被填埋在虚设沟槽中从而形成虚设多晶硅膜。

虚设多晶硅膜可具有一数量和大小，使得电阻率测量浮置栅极26和虚设多晶硅膜能够均匀地分布在隔离膜23的整个表面上。

然后，使用氧化物膜蚀刻剂例如HF或BOE进实施预清洁工艺。此时，由氧化物膜形成的隔离膜23由于侵蚀受到损失。电阻率测量浮置栅极26和虚设多晶硅膜能够防止隔离膜23的过度损失。

然后，如图3C所示，ONO结构的电介质膜27沉积在整个表面上。控制栅极多晶硅膜28和钨膜29顺序形成在电介质膜27上。

钨膜29和控制栅极多晶硅膜28通过光刻工艺被选择性去除，从而它们保留在浮置栅极26a上以及电阻率测量浮置栅极26的预定区域上，在浮置栅极26a上形成控制栅极33a，且还在电阻率测量浮置栅极26的预定区域上形成控制栅极图案33。

另外，第一层间绝缘膜31形成在整个表面上。对第一层间绝缘膜31实施抛光工艺从而暴露钨膜29。抛光工艺可利用回蚀工艺或CMP工艺。

在电阻率测量浮置栅极或虚设多晶硅膜未形成在隔离膜内的情况下，隔离膜在形成电介质膜之前进行的预清洁工艺中损失。由于这点，在有源区与其中形成隔离膜的隔离区之间产生台阶(step)。如果利用钨膜作为目标(target)对第一层间绝缘膜实施抛光工艺，则有源区比隔离区受到更多侵蚀(attact)。因此，由于形成在有源区中的钨膜被过度蚀刻，会引起问题。

为了基本上防止形成在有源区中的钨膜29在第一层间绝缘膜31的抛光工艺中被过度蚀刻，电阻率测量浮置栅极26和虚设多晶硅膜可形成在隔离膜23中。

然后，第二层间绝缘膜32形成在整个表面上。第二和第一层间绝缘膜32、31以及电介质膜27被选择性蚀刻从而形成两个接触孔，在控制栅极图案33的两侧的电阻率测量浮置栅极26通过所述接触孔被暴露。接触孔被填埋以导电材料从而形成电阻率测量接触30。

由此完成具有电阻率测量图案的闪存器件的制造。

图4是曲线图，用于比较利用背景技术的电阻率测量图案和根据本发明的电阻率测量图案所测量的电阻值。图4中，A和B表示利用背景技术中的电阻率测量图案所测得的电阻率值，C和D表示利用本发明的电阻率测量图案所测得的电阻率值。

从图4可以看出，利用背景技术中的电阻率测量图案所测得的电阻率值具有宽的变化幅度，而利用本发明的电阻率测量图案所测得的电阻率值具有窄的变化幅度且因而具有稳定的值。

根据一个或更多这里描述的实施例的闪存器件可具有如下优点。

用于测量浮置栅极的电阻率的接触直接连接到电阻率测量浮置栅极。因此，由寄生界面导致的电阻率测量值的变化可被减小，因而可测得稳定的电阻率值。

在SAFG方案中电阻率测量浮置栅极可形成在隔离膜上。因此，即使在SAFG方案中也可测量浮置栅极的电阻率。

通过虚设多晶硅膜的形成，可使隔离膜中多晶硅膜的密度均匀。因此，能够防止在形成电介质膜之前进行的预清洁工艺中隔离膜被过度蚀刻。可以防止有源区与隔离区之间台阶的产生。因此，可以防止形成在有源区上的控制栅极在层间绝缘膜的抛光工艺中被侵蚀的问题。

尽管已经参照各种实施例进行了上述说明，但应理解，在不偏离权利要求所定义的本发明的精神和范围的情况下，本领域技术人员可做出各种变化和修改。