分裂T链存储器命令和地址总线拓扑结构

摘要

本发明的实施方案提供可以以减少的信号劣化调节更高CA数据输出频率的存储器命令和地址(CA)总线体系结构。对本发明的一个实施方案，在主板上划分CA，并且将CA信号分量路由到两个DIMM/通道存储器总线设计的两个双列直插存储器模块(DIMM)中的每一个。然后，每个DIMM上的CA信号分量被依序地路由通过各个DIMM上的每个动态随机存取存储器(DRAM)芯片。在一个实施方案中，在路由通过每个DRAM后，CA信号在DIMM上终止。在另一实施方案中，在每个各自的DIMM的最后一个DRAM处的管芯上，终止CA信号。