具有小占地面积和有效布局宽高比的三元内容可寻址存储器(TCAM)单元

摘要

提供具有极小布局占地面积和有效布局宽高比的三元CAM单元，增强了可扩缩性。所述单元也具有高度的对称性，有助于高速连接到位，数据和匹配线。一16T的三元CAM单元包括第一对和第二对存取晶体管，它们伸展成与所述单元的第一面相邻，并且第一和第二对交叉耦合反相器也伸展成与所述单元的第二面相邻。一4T比较电路的第一和第二半部分也被提供。4T比较电路的第一半部分被定位以便于它在第一对存取晶体管和第一对交叉耦合反相器之间伸展。相似地，4T比较电路的第二半部分被定位以便于它在第二对存取晶体管和第二对交叉耦合反相器之间伸展。

说明书

技术领域

本发明有关于集成电路存储器设备，并且更具体地，有关于内容可寻址存储器(CAM)设备。

背景技术

在许多存储设备中，包括随机存取存储器(RAM)设备，典型地，通过提供一地址给一存储单元阵列来访问数据，然后从位于该所提供地址处的存储单元读取数据。然而，在内容可寻址存储器(CAM)设备中，对一CAM阵列中数据的访问不是通过初始提供一地址，而是一开始将数据(例如，搜索字)提供给所述阵列，然后执行一搜索操作来识别一个或多个所述CAM阵列中的项目，该项目包含了与所提供数据相等的数据并且由此表示一“匹配”情况。通过这种方式，数据被按照它的内容而不是地址被访问。完成了搜索操作以后，典型地，包含了相等数据的被识别单元被编码来提供一地址(例如，块地址+在块中的行地址)，匹配项目位于该地址。如果响应于所述搜索操作，多个匹配项目被识别出，那么可以执行局部优先权编码操作以识别一具有最好或者最高优先权匹配项目的单元。这样的优先权编码操作常常利用在CAM阵列中的多个匹配项目的相关物理单元区识别出具有最高优先权的匹配项目。

在CAM阵列中的单元常常被配置为二进制的仅仅存储数据位(如“1”或者“0”逻辑值)的CAM单元，或者被配置为三元(或四元)的存储数据位和屏蔽位的CAM单元。正如本领域技术人员将理解的那样，当一三元CAM单元中的一屏蔽位是非活动的(例如，设置为逻辑1)时，三元CAM单元可以像普通的存储了一“非屏蔽的”数据位的二进制CAM单元一样操作。当一屏蔽位是活动的(例如，设置为逻辑0)时，三元CAM单元被视为存储了一“不考虑”(X)值，它意味着所有的在屏蔽被启动的三元CAM单元上执行的比较操作将导致一单元匹配状况。因此，如果逻辑0数据位被应用到一存储活动屏蔽位和逻辑1数据位的三元CAM单元，所述比较操作将指示一单元匹配状况。如果一逻辑1数据位将被应用到一存储活动屏蔽位和逻辑0数据位的三元CAM单元，则一单元匹配状况也将被指示。相应地，如果一长度为N的数据字，其中N为整数，被应用到一具有多个其中逻辑宽度为N的项目的三元CAM阵列中，那么，每当所述三元CAM阵列中的项目中未屏蔽位与被提供的搜索字中的对应数据位相等时，比较操作将得出一个或多个匹配状况。这意味着如果被提供的搜索字等于{1011}，下列项目将导致在包括三元CAM单元的CAM中的一匹配状况：{1011}，{X011}，{1X11}，{10X1}，{101X}，{XX11}，{1XX1}，...，{1XXX}，{XXXX}。四元CAM单元和三元CAM单元不同，因为它有四个有效的状态结合：((数据＝0，屏蔽＝活动的)，(数据＝1，屏蔽＝活动的)，(数据＝0，屏蔽＝非活动的)，(数据＝1，屏蔽＝非活动的))。四元CAM单元常常被视作“三元”CAM单元，这是因为当搜索操作被执行的时候，四个状态中的两个表示了相等的活动的屏蔽状态。然而，三元CAM(TCAM)单元和四元CAM(QCAM)单元将在这里被视为单独的CAM单元种类。

CAM单元可以使用多种不同的存储单元技术，包括易失性SRAM和DRAM技术以及非易失性存储技术。基于这些技术的CAM单元在美国专利No.6101116，6128207，6256216，6266263，6373739和6496399中被公开，这些专利被转让给本申请的受让人。此外，Foss的名为“具有改善布局的内容可寻址存储单元”的美国专利No.6522562公开了一种使用P-沟道晶体管作为SRAM存取晶体管的CAM单元。这些P-沟道的晶体管据称通过在每个CAM单元里提供均衡的P-沟道和N-沟道晶体管的数目而提高了布局的效率。特别地，’562专利中的图4示出了包括由两个PMOS存取晶体管P3和P4，两个PMOS上拉晶体管P1和P2以及两个NMOS下拉晶体管N1和N2所定义的一个6T SRAM单元的一CAM半单元。一4T比较电路中的一半也被示出为包括两个NMOS晶体管N3和N4。不幸的是，因为典型地，PMOS晶体管相对于相等尺寸的NMOS晶体管具有较小的灵活性，在一SRAM单元中采用PMOS晶体管作为存取晶体管可能要求较大的PMOS晶体管，那将增加整个的单元尺寸。

具有小单元尺寸的CAM单元也能够通过采用较低的晶体管计数动态CAM单元获得。例如，Ong的名为“减少间距的6晶体管NMOS内容可寻址存储器单元”的美国专利No.6188594的图5公开了一具有非单一布局宽高比的6T CAM单元。

发明内容

本发明的实施例包括增强布线间距的可扩缩性和均匀性的具有极小布局占地面积和有效的布局高宽比的三元CAM单元。所述三元CAM单元也具有高度的对称性，有利于相等晶体管半单元之间的通孔的扩充共享。这些共享的通孔提供CAM单元晶体管终端和位、数据以及匹配线之间的电连接。相应地，当CAM半单元在四个面上被集在一起以形成一巨大的CAM阵列时，一低的每单元通孔计数能够被获得。

本发明的第一实施例包括一16T的基于SRAM的三元CAM单元，在一半导体衬底上伸展并且实质上具有矩形布局宽高比。特别地，CAM单元包括在所述三元CAM单元的第一面附近伸展的第一和第二对存取晶体管，以及在所述三元CAM单元的第二面附近伸展的第一和第二对交叉耦合反相器。第一和第二半4T比较电路也被提供。第一半4T比较电路被定位以便其在第一对存取晶体管和第一对交叉耦合反相器之间伸展。相似地，第二半4T比较电路也被定位以便其在第二对存取晶体管和第二对交叉耦合反相器之间伸展。

第一对交叉耦合反相器包括其中具有第一PMOS上拉晶体管和第一NMOS下拉晶体管的第一反相器，以及一具有第二PMOS上拉晶体管和第二NMOS下拉晶体管的第二反相器。为了促进高单元密度，所述第一和第二NMOS下拉晶体管被定位以便它们在第一和第二PMOS上拉晶体管(在一面上)和第一半4T比较电路(在相反的面上)之间伸展。第二对交叉耦合反相器包括第二对PMOS上拉晶体管和第二对NMOS下拉晶体管，其在第二对PMOS推上晶体管和第二半4T比较电路之间伸展。

按照这些实施例的优选方面，第一和第二对存取晶体管是具有第一宽/长(W/L)比的相等尺寸的NMOS晶体管，并且所述4T比较电路包括四个相等尺寸的具有比第一宽/长比大的第二宽/长比的NMOS晶体管。在一些实施例中，第一宽/长比小于1.15左右，并且第二宽/长比大于1.15左右。更可取地，第一宽/长比是大约1.04，并且第二宽/长比是大约1.25。第一对交叉耦合反相器包括具有第三宽/长比的两个尺寸相等的NMOS下拉晶体管和具有小于第三宽/长比的第四宽/长比的两个尺寸相等的PMOS上拉晶体管。在一些实施例中，第三宽/长比大于1.5左右，并且第四宽/长比小于1.25左右。更可取地，第三宽/长比是大约1.8，并且第四宽/长比是大约1.0。

为了获得高度的可扩缩性和支持相对均匀的水平和垂直布局间距，所述三元CAM单元的一宽/高比大约是方正的。在一些实施例中，所述宽/高比可以介于1.08左右到1.20左右的范围内。高密度布局也能够通过在正交X和Y方向上放置和定向CAM单元的MOS晶体管获得高封装密度来达到。特别地，一三元CAM单元能够具有介于大约3.0平方微米到3.6平方微米之间的占地面积。

按照本发明的附加实施例的三元CAM单元包括第一对NMOS存取晶体管，具有被排列在所述三元CAM单元第一象限中y方向上的源极区和漏极区。第二对NMOS存取晶体管也在所述三元CAM单元的第二象限中被提供，并且它们的源极区和漏极区也被排列在y方向上。所述三元CAM单元也包括被分别定位在第四和第三象限的第一和第二对交叉耦合反相器。第一对交叉耦合反相器包括两个PMOS上拉晶体管和两个NMOS下拉晶体管，它们被排列在与所述y方向正交的x方向上。相似地，第二对交叉耦合反相器也包括被排列在x方向上的两个PMOS上拉晶体管和两个NMOS下拉晶体管。所述三元CAM单元也包括一被等分成两半的4T比较电路。第一半4T比较电路在第一对存取晶体管和第一对交叉耦合反相器之间被定位，并且包括两个被排列在x方向上的NMOS晶体管。相似地，第二半4T比较电路被定位在第二对存取晶体管和第二对交叉耦合反相器之间，并且包括排列在x方向上的两个NMOS晶体管。

本发明的许多额外的实施例也将被提供，将在这里做进一步的描述。

附图说明

图1A是按照本发明一实施例的三元CAM单元的电示意图。

图1B是图1A的三元CAM单元的布局示意图。在所述布局示意图中的MOS晶体管的从左到右和从上到下方向与图1A的电示意图中的MOS晶体管的方向匹配。

图1C是一个与图1A实施例相似的三元CAM单元的电示意图，然而，一伪地(PGND)连接被提供。

图1D是图1B的三CAM单元的布局示意图，布局宽高比和晶体管尺寸信息被提供。

图1E是图1B和图1D的三元CAM单元的布局示意图，采用虚线显示基本上方正的CAM单元的四个象限中的各晶体管位置。

图1F是四个半单元的独立布局视图，示出半通孔和四分之一通孔图形。

具体实施方式

现在，本发明将在这里参照相应的附图做更全面的描述，其中本发明的优选实施例将被显示。然而，本发明可以体现为不同的形式并且将不限制为这里的实施例而被提供；当然，提供这些实施例以便这一公开将是透彻和全面的，并且将向本领域的那些技术人员完全传达本发明的范围。相同的参考编号参考从头到尾的相同的元件，并且其上的信号线和信号可以被相同的参考符号所参考。信号也可以同步化并且/或者经受小的布尔运算(例如，反向)而不用被考虑为不同的信号。信号名称的后缀B(或前缀符号“/”)也可以例如表示一补数据或者信息信号，或者一活动的低控制信号。

现在参照图1A，按照本发明实施例的一三元CAM单元10A的电示意图将被描述。所述三元CAM单元10A表示具有两个SRAM单元和一四晶体管(4T)比较电路的十六晶体管(16T)三元CAM单元。每一个SRAM单元包括两个存取晶体管和一对作为一存储元件操作的交叉耦合反相器。在图1A的左面，所述三元CAM单元10A的左半部分被示出。所述左半部分包括产生被提供给所述4T比较电路的左半部分的X输出的一X-SRAM存储元件。所述X-SRAM存储元件被包括PMOS上拉晶体管P1和NMOS下拉晶体管N1的第一反相器以及包括PMOS上拉晶体管P2和NMOS下拉晶体管N2的第二反相器所定义。第一反相器的输入由标号X所指定，并且第二反相器的输入由补标号XB所指定。

第一反相器的输入X被电连接到NMOS存取晶体管N10的第一载流端。NMOS存取晶体管N10的第一载流端被示出为一个漏极端。NMOS存取晶体管N10具有一个响应字线信号WL的棚极端，并且具有一响应一真位线信号(被示作BX)的一第二载流端。第二反相器的输入XB被电连接到NMOS存取晶体管N9的第一载流端。所述NMOS存取晶体管N9有一个响应所述字线信号WL的栅极端和一响应补位线信号(被示作BXB)的第二载流端。4T比较电路的左半部分由一匹配线(ML)和一接地参考线(Vss)之间串联连接(即源极至漏极)的NMOS晶体管N5和N6所定义。NMOS晶体管N5被配置为接收信号X，它是由PMOS上拉晶体管P2和NMOS下拉晶体管N2所定义的第二反相器的输出。NMOS晶体管N6被配置去接收一真数据信号(被示作D)，它表示一在搜索操作中被应用到所述三元CAM单元10A的比较字的真位。

三元CAM单元10A的右半部分包括一产生输出到4T比较电路的右半部分的Y-SRAM存储元件。所述Y-SRAM存储元件由包括PMOS上拉晶体管P3和NMOS下拉晶体管N3的第三反相器以及包括PMOS上拉晶体管P4和NMOS下拉晶体管N4的第四反相器所定义。第四反相器的输入是由标号Y所指定的，并且第三反相器的输入是由标号YB所指定的。第四反相器的输入Y被电连接到NMOS存取晶体管N12的第一载流端。NMOS存取晶体管N12具有一个响应字线信号WL的栅极端，以及一响应真位线信号(被示作BY)的第二载流端。

第三反相器的输入YB被电连接到NMOS存取晶体管N11的第一载流端。所述NMOS存取晶体管N11具有一个响应字线信号WL的栅极端以及一响应补位线信号(被示作BYB)的第二载流端。4T比较电路的右半部分由NMOS晶体管N7和N8所定义，所述晶体管被串联连接(例如，源极-到-漏极)于一匹配线(ML)和一接地参考线(Vss)之间。NMOS晶体管N8被配置以接收信号Y，它是由PMOS上拉晶体管P3和NMOS下拉晶体管N3所定义的第三反相器的输出。NMOS晶体管N7被配置以接收一补数据信号(被示作DB)，它表示前面提到的比较字的补位。

基于图1A中的单元实施例中晶体管及互连的被示出的配置，三元CAM单元10A被配置以按照表1支持三种有效状态：

表1

  X  Y  状态  0  0  屏蔽  0  1  0  1  0  1  1  1  无效

相似地，通过颠倒CAM阵列中的差分数据线(D和DB)的位置，CAM单元10A将支持三种由表2所示出的有效的状态：

表2

  X  Y  状态  0  0  屏蔽  0  1  1  1  0  0  1  1  无效

由图1A所示出的三元CAM单元10A的电示意图对应于由图1B所示出的三元CAM单元10B的布局示意图。因此，在图1A中，PMOS上拉晶体管P1-P4和NMOS晶体管N1-N8的横向(左-到-右)方向表示由图1B所示出的PMOS上拉晶体管P1-P4和NMOS晶体管N1-N8的横向x方向。同样地，NMOS存取晶体管N9-N12的垂直(上-到-下)方向表示由图1B所示出的NMOS存取晶体管N9-N12的垂直y方向。本领域技术人员将理解的是，图1B布局中的开放(即，无阴影的)多边形表示源极/漏极扩散图形，并且阴影多边形表示栅“多”图形(例如，多晶硅图形)。因此，在图1B中，PMOS上拉晶体管P1-P4和NMOS晶体管N1-N8的源极-到-漏极方向(例如，沟道长度方向)对应着x方向，并且NMOS存取晶体管N9-N12的源极-到-漏极方向对应着y方向。

在三元CAM单元10B中，与PMOS上拉晶体管P1，NMOS下拉晶体管N1和NMOS晶体管N5相关的栅多图形合并为一相连图形，表示图1A中的信号线X部分。相似地，与PMOS上拉晶体管P2和NMOS下拉晶体管N2相关的相连栅多图形表示图1A中的信号线XB部分。与PMOS上拉晶体管P3和NMOS下拉晶体管N3相关的相连栅多图形表示图1A中的信号线YB部分。与PMOS上拉晶体管P4和NMOS下拉晶体管N4相关的相连栅多图形表示图1A中的信号线Y部分。与NMOS晶体管N6和NMOS晶体管N7相关的栅多图形分别表示到真数据线D以及补数据线DB的真和补连接部分。在三元CAM单元10B的顶侧横向伸展的单个栅多图形表示一字线(WL)。

在三元CAM单元10B的顶部上面采用的参考标号BXB，BX，BYB和BY表示存取晶体管的源极区电连接到(通过通孔)两对差分位线。参考标号ML表示电连接到(通过通孔)典型地以较高金属化水平所形成的匹配线(未显示)的两个NMOS晶体管N5和N8的漏极区。参考标号Vss表示电连接到(通过通孔)接地参考线的NMOS晶体管N1-N4和N6-N7的源极区。最后，参考标号Vdd表示PMOS上拉晶体管P1-P4的漏极区，该漏极区电连接到(通过通孔)一电源线(例如，Vdd＝1伏)。

现在参照图1C，按照本发明的另一实施例的16T三元CAM单元10C被示出。该CAM单元10C基本上与图1A中的三元CAM单元10A相同，然而，在4T比较电路中的NMOS晶体管N6和N7的源极端被连接到可切换的伪地线(PGND)，而不是固定的接地参考线(Vss)。可切换的伪地线的使用以增强在一定应用中的三元CAM阵列的性能在美国专利No.6657878和Park等于2002年12月18号提交的申请号为10/323236的美国专利申请中被更加全面地描述。

正如在图1D中三元CAM单元10D所示出的那样，图1A至1B的CAM单元布局包括两个半单元，左边和右边。这两个半单元有相等的晶体管数目，并且这些半单元中的源极/漏极扩散区是彼此的镜像。正如由图1F所更加全面示出的那样，这些半单元可以交替的左/右半单元顺序来并排复制以形成一行CAM单元(例如，每行80个)。更进一步地，图1D的CAM单元10D和该单元的镜像在围绕x轴转动的时候将导致一对单元，该对单元可以被并排复制以定义在一CAM阵列中的相邻两行CAM单元。该相邻两行CAM单元可以被垂直地堆栈以定义在其中具有大量行和列CAM单元10D的阵列。

图1D也示出了三元CAM单元10A至10D的布局怎样导致基本上方正的宽与高的布局宽高比。特别是，为了增强布线间距(在x和y方向上)的可扩缩性和均匀性，优选的是宽/高比介于大约1.08到大约1.20的范围之内，并且更优选的是，大约1.14。影响所述宽高比的因素包括在一单元中的16个晶体管的布局，尺寸和方向。如以下更全面的描述的，为了所得到的CAM单元具有基本上相同的左右半单元而选择布局和方向。这些半单元可以与CAM阵列中的同一行中的相邻半单元共享所有的ML，Vss和Vdd通孔，并且也与CAM阵列中同一列中的邻接的单元共享所有的位线和数据线通孔(例如，BXB，BX，BYB，BY，D和DB)。更进一步地，采用深亚微米的CMOS工艺，包括由台湾半导体制造股份有限公司所开发的Nexsys^TM90-纳米工艺技术，范围介于大约3.0平方微米到大约3.6平方微米的小布局占地面积能够被获得以用于这里所示出的CAM单元。该90-纳米工艺技术采用范围介于1.8伏特到3.3伏特的I/O和模拟块电源电压来支持一范围介于1.0伏特到1.2伏特的核心电源电压(Vdd)。

在三元CAM单元10D中的16个晶体管也将被定制以获得包括高抗软错误特性的更优的操作特性。一适当的平衡也将达成于每单元对位线、数据线和匹配线电容的贡献以及单元速度之间。一项重要的设计考虑是在每单元的匹配线下拉强度和它对作为搜索操作期间重要的匹配线电源消耗的匹配线电容的贡献之间的速度/电力折衷。为了获得这些以及其它设计参数的适当平衡，第一对和第二对存取晶体管是尺寸相同的NMOS晶体管，并且在4T比较电路中的NMOS晶体管也是尺寸相同的。更特别的是，第一和第二对存取晶体管N9至N10和N11至N12是具有第一宽/长(W/L)比的尺寸相同的NMOS晶体管。4T比较电路包括四个尺寸相同的具有大于第一宽/长比的第二宽/长比的NMOS晶体管N5至N8。优选的是第一宽/长比小于大约1.15，并且第二宽/长比大于大约1.15。更优选的是，正如图1D所示出的那样，第一宽/长比是大约1.04，第二宽/长比是大约1.25。

第一和第二对交叉耦合反相器也被配置为具有采用第三宽/长比的尺寸相同的NMOS下拉晶体管N1至N2和N3至N4，以及采用第四宽/长比的尺寸相同的PMOS上拉晶体管P1至P2和P3至P4。第三宽/长比大于第四宽/长比。优选的是第三宽/长比大于大约1.5，并且第四宽/长比小于大约1.25。更优选的是，正如图1D所示出的那样，第三宽/长比是大约1.8，并且第四宽/长比是大约1.0。

现在参照图1E，由图1B和1D所示出的CAM单元10B和10D的布局图形被分成占3.3平方微米的布局面积的四个象限I-IV而被显示。象限I被示出为包括了右一对存取晶体管和右一半4T比较电路。相似地，象限II被示出为包括了左一对存取晶体管和左一半4T比较电路。象限IV被示出为包括了两个交叉耦合反相器，它们定义了在SRAM单元中的一存储元件。如在图1A至1C中所显示的，这两个交叉耦合反相器由两个NMOS下拉晶体管和两个PMOS上拉晶体管N3-N4和P3-P4所定义。相似地，象限III被示出为包括两个交叉耦合反相器，它们包括两个NMOS下拉晶体管和两个PMOS上拉晶体管，在图1A至1C中被示作N1至N2和P1至P2。因此，由图1E所示出的CAM单元10B，10D的每一象限包含了相同数目的晶体管。

在图1F中，排列在CAM阵列中一行中的两对CAM半单元将由参考编号10F所识别。这些半单元与那些由图1D所示出的半单元相似，然而，当半单元被结合在一起以定义两维CAM单元阵列时，已经增加了大量的通孔连接图形以突出在x和y方向上的相邻半单元之间的伸展的通孔共享。这些通孔连接可以示出：从第一级金属化(M1)到多栅图形或源极/漏极扩散图形的CO接触孔，连接第一级金属化到第二级金属化(M2)(没有被显示)的VIA1孔或连接第二级金属化到第三级金属化(没有显示)的VIA2孔。例如，在图1B中的由参考标号D和DB所示出的NMOS晶体管N6和N7的多栅，被示出为通过CO接触孔而被连接到各自的已经被增加到图1F中的第一级金属化图形。这些第一级金属化图形在相对多栅图形的相反方向上被标记为阴影部分。此外，按照这些半单元布局的优选的方面，所述到电源线(Vdd)，接地参考线(Vss)，匹配线(ML)以及位和数据线(被示作BYB，BY，BXB，BX，D和DB)的通孔连接沿着每个半单元的外围而被定位以便获得高度的在x和y方向上的相邻半单元之间的通孔共享(1/2通孔或者1/4通孔)。这种高度的通孔共享有助于具有基本上正方的宽高比的较小布局占地面积。

在图和说明书中，已经公开了本发明的典型的优选实施例，尽管特定的术语被应用，它们仅仅是处于通用和描述意义而被使用而不是为了限制的目的，本发明的范围在接下来的权利要求中被提出。