半导体内连线结构与NOR型快闪记忆体及其制造方法

摘要

本发明是有关于一种半导体内连线结构与NOR型快闪记忆体及其制造方法。该半导体内连线结构，包括一基底、一层绝缘层及一层导体层。其中，在此基底中已形成有一沟渠，而绝缘层配置于沟渠内。再者，导体层配置于绝缘层内而不与沟渠表面接触，且被绝缘层所包覆。藉此，可有效缩小半导体元件的尺寸。

说明书

技术领域

本发明涉及一种半导体内连线结构及NOR型快闪记忆体(NOR-typeflash memory)，且特别是有关于一种可缩小间距的半导体内连线结构及NOR型快闪记忆体。

背景技术

图1是习知一种NOR型快闪记忆体的俯视图，而图2是图1的II-II’线的剖面示意图。

请同时参阅图1与图2，在一基底100内有以Y方向交错排列的扩散区102与隔离区104，且在基底100上有以X方向间隔排列的控制闸极106。而记忆胞中的浮置闸极(图中未示)与穿隧氧化层(图中未示)则是位于每一个扩散区102与控制闸极106相迭的区域110中。除此之外，在控制闸极106一侧的扩散区102可作为源极区108a、另一侧的扩散区102则可作为汲极区108b。而且，通常同一行的汲极区108b是藉由多个接触窗112外接到一导线(图中未示)。相较下，同一行的源极区108a则如图2所示，是先去除源极区108a中的隔离结构(亦即隔离区104)，再于源极区108a中所暴露出的基底100内形成掺杂区114连接同一行的源极区108a，最后再经由设置在两隔离区104间的一源极拾起线(source pickup line)116及其中的接触窗118外接到一导线(图中未示)，使源极区108a电性导通。

然而，因为上述结构使用很多的接触窗，而使得NOR型快闪记忆体的面积无法进一步缩小，而目前半导体往小型化发展的趋势相违背。此外，其所外接的导线会增加NOR形快闪记忆体体的尺寸。

发明内容

本发明的目的就是在提供一种半导体内连线结构，以得到较小的半导体元件。

本发明的再一目的是提供一种半导体内连线结构的制造方法，以提高半导体元件的积集度。

本发明的又一目的是提供一种NOR型快闪记忆体的制造方法，以得到较小的记忆体面积

本发明的另一目的是提供一种NOR型快闪记忆体的制造方法，以缩减记忆体面积。

本发明提出一种半导体内连线结构，包括一基底、一层绝缘层及一层导体层。其中，在此基底中已形成有一沟渠，而绝缘层配置于沟渠内。再者，导体层配置于绝缘层内而不与沟渠表面接触，且被绝缘层所包覆。

依照本发明的一较佳实施例所述，在上述的半导体内连线结构中，绝缘层的材质包括氧化硅。

依照本发明的一较佳实施例所述，在上述的半导体内连线结构中，导体层的材质包括掺杂多晶硅。

本发明提出一种半导体内连线结构的制造方法，首先提供一基底，在基底中已形成有一沟渠。接着，在沟渠的表面形成一层衬氧化层。然后，在沟渠中的衬氧化层上形成一层导体层，且导体层的上表面低于基底的上表面。接下来，在沟渠中形成一层氧化层并将沟渠填满。

依照本发明的一较佳实施例所述，在上述的半导体内连线结构的制造方法中，在沟渠的表面形成一层衬氧化层的方法，首先于基底上形成一层图案化罩幕层。接着，对基底进行一个热氧化制程。然后，移除图案化罩幕层。

依照本发明的一较佳实施例所述，在上述的半导体内连线结构的制造方法中，在基底上形成共形的一层氧化物材料层的方法包括化学气相沉积法。

依照本发明的一较佳实施例所述，在上述的半导体内连线结构的制造方法中，在沟渠中的衬氧化层上形成一层导体层的方法，为先于基底上形成一层图案化罩幕层。之后，对基底进行一个热氧化制程。接下来，移除图案化罩幕层。

本发明提出一种NOR型快闪记忆体，包括一基底、多数条控制闸极、多数条沟渠、多数条源极区、多数条汲极区、多数个隔离结构、多数个导电块、多数个浮置闸极、多数个穿隧氧化层及一介电层。其中，这些控制闸极以一第一方向排列于基底上，而这些沟渠以一第二方向排列于基底表面。再者，这些源极区位于各控制闸极的一侧的这些沟渠间的基底内。而这些汲极区分别位于各控制闸极的另一侧的这些沟渠间的基底内。各隔离结构配置于该些沟渠中，且包括一层导体层，其中位于各源极区内的各沟渠中的各隔离结构，其上表面低于基底的上表面，且暴露出各导体层，另外，位于各源极区以外的各沟渠中的各隔离结构填满各沟渠，且各导体层被各隔离结构所包覆。此外，这些导电块分别位于这些源极区内的这些沟渠中，并填满这些沟渠，且与这些源极区及这些导体层电性连接，而浮置闸极位于这些源极区与这些汲极区之间的基底与这些控制闸极之间。这些穿隧氧化层位于这些浮置闸极与基底之间，而介电层位于这些浮置闸极与这些控制闸极之间。

依照本发明的一较佳实施例所述，在上述的NOR型快闪记忆体，更包括多数条导线，分别电性连接各汲极区。

依照本发明的一较佳实施例所述，在上述的NOR型快闪记忆体中，这些导体层的材质包括掺杂多晶硅。

依照本发明的一较佳实施例所述，在上述的NOR型快闪记忆体中，这些浮置闸极的材质包括氮化硅。

本发明提出一种NOR型快闪记忆体的制造方法，首先于一基底上设有以一第一方向排列的多数条源极区与多数条汲极区，再于基底表面形成以一第二方向排列的多数条沟渠。接着，在这些沟渠内形成多数条隔离结构，并分隔出多数个主动区，而各隔离结构的形成方法，为先于各沟渠的表面形成一层衬氧化层，接着于各沟渠中的衬氧化层上形成一层导体层，且导体层的上表面低于基底的上表面，再于沟渠中的导体层上形成一层绝缘层并填满此沟渠。然后，在这些主动区内的这些源极区与这些汲极区之间的基底上依序形成多数个穿隧氧化层以及多数个浮置闸极。接下来，在基底上形成覆盖这些浮置闸极的一层介电层，再于这些源极区与这些汲极区之间形成多数条控制闸极。之后，移除这些源极区的这些沟渠中一部分的隔离结构，以暴露出这些导体层。继之，在这些源极区中的这些沟渠中形成多数个导电块，分别填满这些沟渠，且电性连接于这些导体层。随后，在这些源极区与这些汲极区中暴露出的基底内形成多数个掺杂区，其中这些源极区内的这些掺杂区藉由这些导电块而电性相连。

依照本发明的一较佳实施例所述，在上述的NOR型快闪记忆体的制造方法中，在沟渠的表面形成衬氧化层的方法，为先于基底上形成一层图案化罩幕层。之后，对基底进行一个热氧化制程。接下来，移除图案化罩幕层。

依照本发明的一较佳实施例所述，在上述的NOR型快闪记忆体的制造方法中，在这些沟渠中的这些衬氧化层上形成这些导体层的方法，为先于基底上形成一层导体材料层并填满沟渠。接着，移除基底上的导体材料层及这些沟渠中部份导体材料层。

依照本发明的一较佳实施例所述，在上述的NOR型快闪记忆体的制造方法中，在基底上形成导体材料层的方法包括化学气相沉积法。

依照本发明的一较佳实施例所述，在上述的NOR型快闪记忆体的制造方法中，这些导电块的形成方法，为先于基底上形成一层导电材料层并填满源极区中的这些沟渠。接着，移除基底上方的导电材料层。

依照本发明的一较佳实施例所述，在上述的NOR型快闪记忆体的制造方法中，这些掺杂区的形成方法包括离子植入法。

依照本发明的一较佳实施例所述，在上述的NOR型快闪记忆体的制造方法中，形成这些控制闸极之后，更包括于基底上形成多数条导线，而各导线分别电性连接于各汲极区。

本发明因采用于隔离结构中形成的半导体内连线，可得到较小的半导体元件，如以本发明中的半导内连线可取代习知连接记忆体源极区的接触窗结构，因此可得到较小的记忆体面积。

另一方面，在本发明所提出的NOR型快闪记忆体中，不需要形成习知技术中的源极拾起线，因此可进一步缩小记忆体面积。

此外，藉由制程上的变化，将隔离结构与半导体难连线的制程进行整合，可于缩减记忆体面积的同时，简化制程并降低制造成本。

为让本发明的上述和其他目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合所附图式，作详细说明如下。

附图说明

图1是习知一种NOR型快闪记忆体的俯视图。

图2是图1的II-II’线的剖面示意图。

图3是依照本发明的第一实施例所绘示的一种半导体内连线的剖面示意图。

图4A～图4D是依照本发明的第二实施例所绘示的一种半导体内连线的制造流程剖面图。

图5A是依照本发明的第一实施例的一种NOR型快闪记忆体的俯视图。

图5B是图5A的B-B’线的剖面示意图。

图5C是图5A的C-C’线的剖面示意图。

图6A～图6G是依照本发明的第二实施例的NOR型快闪记忆体的制造流程剖面图。

100、300、400、500、600：基底  102：扩散区

104：隔离区                    106、502、622：控制闸极

108a、506：源极区              108b、508：汲极区

110：区域                      112、118：接触窗

114、630：掺杂区               116：源极拾起线

302、406、504、606：沟渠       304：绝缘层

306、412、512、614：导体层     402、602：垫氧化层

404、604、624：图案化罩幕层    408：衬氧化层

410：导体材料层                414：氧化物材料层

416：氧化层                    504：控制闸极

510、608：隔离结构             514、626：导电块

516、618：浮置闸极             518、616：穿遂氧化层

520、612、620：介电层          610：主动区

628：导体材料层

具体实施方式

第一实施例

请参阅图3所示，是依照本发明的第一实施例所绘示的一种半导体内连线的剖面示意图。请参阅图3，半导体内连线包括基底300、绝缘层304及导体层306。其中，在此基底300中已形成有沟渠302，而绝缘层304配置于沟渠302内，其材质例如是氧化硅。再者，导体层306配置于绝缘层304内，且被绝缘层304所包覆，其材质例如是掺杂多晶硅。

由于第一实施例中的半导体内连线，导体层306是配置于绝缘层304中，可有效节省空间，以降低半导体元件的尺寸。

第二实施例

请参阅图4A～图4C所示，是依照本发明的第二实施例所绘示的一种半导体内连线的制造流程剖面图。首先，请参阅图4A，首先提供一基底400，在基底400中已形成有一沟渠406，其形成方法例如是先于基底400上形成一图案化罩幕层404，接着再进行一个蚀刻制程而形成之。其中，图案化罩幕层404的材质例如是氮化硅。此外，可在形成图案化罩幕层404的前，先于基底400上形成垫氧化层402，可增加图案化罩幕层404的粘着力。其中垫氧化层402材质例如是氧化硅，形成方法例如是热氧化法。

接着，请参阅图4B，在沟渠406的表面形成一层衬氧化层408，其材质例如是氧化硅，其形成方法例如是对基底400进行一个热氧化制程而形成之。然后，在沟渠406中的衬氧化层408上形成一层导体层412，且导体层412的上表面低于基底400的上表面。上述导体层412的材质例如是掺杂多晶硅，且其形成方法，例如是进行一个化学气相沉积制程，以于基底400上形成一导体材料层410，覆盖于图案化罩幕层404上并填满沟渠406。接着，移除基底400上的导体材料层410及移除沟渠406中部份导体材料层410，移除的方法例如是进行一个回蚀刻制程。

接下来，请参阅图4C，在沟渠406中形成一层氧化层416并将沟渠406填满，其材质例如是氧化硅。上述氧化层416的形成方法，例如是先于基底400上形成一氧化物材料层414。接着，以图案化罩幕层404为研磨终止层，进行一个化学机械研磨制程，以平坦化氧化物材料层414。

之后，请参阅图4D，再以图案化罩幕层404为罩幕，移除部份衬氧化层408及部分氧化层416，可降低沟渠406中隔离结构(由氧化层408及氧化层416组成)的高度，有利于后续半导体制程的进行。继之，移除图案化罩幕层404及垫氧化层402。

在上述半导体内连线的制造方法中，在隔离结构中形成半导体内连线，可有效缩小半导体元件的尺寸。另一方面，本发明将内连线半导体内连线(导体层412)的制程与隔离结构的制程进行整合，所以可于缩减半导体元件尺寸的同时，简化半导体的制造流程。

第三实施例

请参阅图5A所示，是依照本发明的第三实施例的一种NOR型快闪记忆体的俯视图、图5B是图5A的B-B’线的剖面示意图，且图5C是图5A的C-C’线的剖面示意图。

请同时参阅图5A至图5C，本实施例所提供的NOR型快闪记忆体包括一基底500、数条控制闸极502、数条沟渠504、数条源极区506、数条汲极区508、数个隔离结构510、数个导电块514、数个浮置闸极516、数个穿隧氧化层518及介电层520。

其中，控制闸极502以X方向排列于基底500上，而沟渠504以Y方向排列于基底500表面。再者，源极区506位于控制闸极502一侧的基底500与沟渠504内，而汲极区508分别位于控制闸极502另一侧的沟渠504间的基底500内。

各隔离结构510中包括一层导体层512，其材质例如是掺杂多晶硅。其中位于源极区506内的沟渠504中的隔离结构510，其上表面低于基底500的上表面，且暴露出导体层512，另外，位于源极区508以外的沟渠504中的各隔离结构510填满各沟渠504，且导体层512被隔离结构510所包覆。

导电块514分别位于源极区506内的沟渠504中，并填满沟渠504，且与源极区506及导体层512电性连接，导电块514的材质例如式掺杂多晶硅。

浮置闸极516位于源极区506与汲极区508之间的基底500与控制闸极502之间，其材质例如是氮化硅。

穿隧氧化层518位于浮置闸极516与基底500之间，而介电层520位于浮置闸极516与控制闸极502之间，穿遂氧化层518与介电层520的材质例如是氧化硅。

另外，本实施例的NOR型快闪记忆体更可包括数条导线(图中未示)，可藉由接触窗522而分别电性连接各汲极区508。

在上述记忆体中，因为在隔离结构510中形成半导体内连线(导体层512)，所以不需要再另外用接触窗将源极连通，可以有效缩小记忆体面积。

第四实施例

请参阅图6A～图6G所示，是依照本发明的第四实施例的NOR型快闪记忆体的制造流程剖面图，且图6A～图6G是沿着图5A中的剖面线B-B’及C-C’所绘制而成。

请先参阅图6A，在一基底600上设有以X排列的数条源极区(请参考图5A的506)与汲极区(请参考图5A的508)，再于基底600表面形成以Y排列的数条沟渠602。而形成沟渠606的方式可参考既有技术，例如先在基底600上形成图案化的垫氧化层602与图案化罩幕层604以作为蚀刻罩幕，再蚀刻基底600，以便形成数个沟渠606。其中，垫氧化层602的材质例如是氧化硅，而图案化罩幕层604的材质例如是氮化硅。

接着，请参阅图6B，在这些沟渠602内形成数条隔离结构608，并分隔出数个主动区610。其中，隔离结构608由介电层612及导体层614所组成，且导体层614被介电层612所包覆。上述隔离结构608的制造方法，与第二实施例中所介绍的半导体内连线的制造方法大致相同，故于此不再赘述。

然后，请参阅图6C，先将前述垫氧化层602与图案化罩幕层604去除。接着，再于主动区610内的源极区与汲极区间的基底600上依序形成穿隧氧化层616以及浮置闸极618，其形成方法例如是于基底600上依序形成穿遂氧化材料层(图中未示)及浮置闸极材料层(图中未示)，对穿遂氧化材料层及浮置闸极材料层进行一个图案化制程而形成之。

接下来，请参阅图6D，在基底600上形成覆盖浮置闸极618的一介电层620。接着，在源极区与汲极区之间形成数条控制闸极622。上述介电层620及控制闸极622的形成方法，例如是于基底600上依序形成介电材料层(图中未示)及控制闸极材料层(图中未示)，对介电材料层及控制闸极材料层进行一个图案化制程而形成之。

之后，请参阅图6E，移除源极区的沟渠606中一部分的隔离结构608，以暴露出导体层614。移除部份隔离结构608的方法，例如是先于基底600上形成一图案化光阻层624，以暴露出源极区中的隔离结构608。接着以图案化光阻层624为罩幕，对隔离结构608进行一个非等向性蚀刻制程，以暴露出导体层614。然后，移除图案化光阻层624。

继之，请参阅图6F于源极区中的沟渠606中形成数个导电块626，分别填满沟渠606，且电性连接于导体层614。其中，导电块626的材质例如是掺杂多晶硅，其形成的方法例如是先于基底600上形成一导体材料层628。接着，对导体材料层628进行一个平坦化制程，如化学机械研磨制程而形成之。

随后，请参阅图6G，在源极区与这些汲极区中暴露出的基底600内形成数个掺杂区630，其中掺杂区的形成方法例如是进行一个离子植入制程。如此一来，源极区内的掺杂区630藉由这些导电块626而电性相连。此外，形成掺杂区630之后，可于基底600上形成分别电性连接各汲极区的数条导线(图中未示)。

在上述NOR型快闪记忆体的制造方法中，利用形成于隔离结构608中的导体层614连接各源极区，取代习知技术中须在共同源极区中形成接触窗，再以导线进行连接的方法，因此能有效减少记忆体的面积。另一方面，导体层614形成于隔离结构608中，整合了隔离结构及半导体内连线的制程，可简化制程并降低制造成本。

综上所述，本发明至少具有下列优点：

1.在本发明所提出的半导体内连线及其制造方法中，在隔离结构中形成半导体内连线，可有效缩小半导体元件的尺寸。

2.本发明将内连线半导体内连线的制程与隔离结构的制程进行整合，所以可于缩减半导体元件尺寸的同时，简化半导体的制造流程。

3.本发明的新颖的NOR型快闪记忆体与其制造方法因为在隔离结构中形成半导体内连线，所以不需要再另外用接触窗将源极连通。

4.因为本发明的新颖的NOR型快闪记忆体利用在隔离结构中形成半导体内连线，因此无须形成习知技术中的源极拾起线，可将记忆体的面积缩小。

5.本发明所提出的NOR型快闪记忆体藉由制程上的改良，可达到简化制程并降低制造成本的优点。

虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何熟习此技艺者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当视后附的申请专利范围所界定者为准。