具有npn和pnp双极晶体管的集成电路装置及相应的制造方法

摘要

在各种情况下公开了一种集成电路装置(100)，其包括npn晶体管(102)和pnp晶体管(104)。在pnp晶体管包括确定pnp晶体管的发射极连接区(120)的宽度的断层(142)且连接区(120)的导电材料与该断层(142)横向重叠时，则制造出具有显著电性能的晶体管。

说明书

本发明涉及至少包括一个npn双极晶体管和一个pnp双极晶体管的集成电路装置。npn双极晶体管以如下顺序以彼此邻接的方式包括：

—n-掺杂集电区，其在下文中还被称作边缘区域；

—p-掺杂基区；和

—n-掺杂发射区，其同样还被称作边缘区域。

pnp双极晶体管以如下顺序以彼此邻接的方式包括：

—p-掺杂集电区，其在下文中还被称作边缘区域，

—n-掺杂基区，和

—p-掺杂发射区，其同样还被称作边缘区域。

发射区通常比集电区掺杂得更重。基区的掺杂浓度通常介于发射区的掺杂浓度和集电区的掺杂浓度之间。

集成电路装置另外包括实现电绝缘的绝缘层，其在pnp双极晶体管的区域中包括断层(cutout)。pnp双极晶体管的基区布置在pnp晶体管区域中的断层下面。导电材料布置在断层中，其导电连接到pnp晶体管的发射区，或者其邻接一个发射区。

此外，另一断层位于npn晶体管区域中的电绝缘层中，npn晶体管的基区布置在所述另一断层中。

晶体管的边缘区域和基区布置在单晶半导体材料中。在npn晶体管的情况下，为了提高晶体管的电学性能，例如所谓的转换频率，在另一断层中制造单晶层，例如通过使用两个具有相互不同基本材料的互相邻接的单晶层。

例如在德国专利说明书DE19958062C2中公开了一种具有pnp和npn晶体管的集成电路装置，虽然还进行其他硅化，但后者也可以省略。

本发明的目的在于具体说明一种制造简单的具有npn和pnp双极晶体管的集成电路装置，具体地，具有良好的电学性能。此外，本发明具体说明一种制造方法。

本发明所根据的考虑在于，在迄今使用的方法中，或者对npn双极晶体管，或者对pnp晶体管，不能优化地进行整个制造。在这种情况下，降低了npn双极晶体管和pnp双极晶体管的电学性能。这样，举例来说，在npn晶体管区域中在构图布置在绝缘层上的多晶硅层期间，执行高度过蚀刻以获得陡峭的侧壁是不可能的，这对晶体管性能的再现性非常重要。高度过蚀刻例如为超过50％或超过100％的过蚀刻。当蚀刻200nm厚的多晶层时，百分之百的过蚀刻意味着蚀刻200nm需要双倍蚀刻时间。然而，在pnp晶体管区域中的过蚀刻期间，部分去除与发射极并排布置的pnp晶体管的基极连接区，如同根据专利说明书DE19958062C2中的方法的情形。此外本发明所根据的考虑在于，在根据本发明的集成电路装置的情况中，同样想保持同时使用用于构造pnp晶体管和npn晶体管的那些层。

因此，在根据本发明的电路装置的情况中，与现在相比，进一步将绝缘层置于pnp晶体管的发射区或发射极连接区之上，结果使断层邻接pnp晶体管发射区的连接区，并因此规定了发射区和发射极连接区之间的电接触宽度，并且间接规定了发射区的宽度。此外，以这种方式构图导电材料，即在构图之后，连接区的导电材料也邻接断层外侧的绝缘层。作为这种措施的结果，绝缘层用作蚀刻停止层，而不是与发射区并排设置的基极连接区的部分敏感区域。由于基极连接区未变薄，因此基区连接电阻保持为小。结果，最大振荡频率变大。最小噪声系数以及延时减小。此外，提高了上述特性值的再现性。根据进一步的解释，其他技术上的电路效果将变得明显。

在改进中，pnp晶体管区域中的断层也邻接发射区。这是由于引入导电材料后，掺杂剂从该材料向内扩散到位于断层下面的材料中并在该处形成发射区而实现的。

在另外的改进中，导电材料完全填充断层，以致于没有其他材料且也没有间隙存在于断层中。在下一改进中，电绝缘层是布置在平坦衬底上的平坦层。平坦衬底例如包括衬底主要区域和布置其上的厚度均匀的外延层。

在电路装置的一个改进中，在其他断层中，也就是说在npn晶体管的断层中，布置了包括不同于未布置在断层中的npn晶体管边缘区域的基本材料的单晶层。单晶层优选包括硅-锗或硅-锗-碳作为基本材料。未布置在npn晶体管的断层中的单晶材料优选包括硅作为基本材料。所述材料的使用可以实现100GHz或者甚至200GHz的转换频率。尽管npn晶体管的这些高转换频率，由于集成电路装置的构造，因此不会过分削弱pnp晶体管。

在另一改进中，导电材料是p型重掺杂半导体材料，具体为多晶半导体材料，例如多晶硅。该材料提供了通过到单晶材料中的外扩散制造pnp双极晶体管发射区的可能性。与此同时，在该改进中，用于连接npn晶体管基区的连接区通过外扩散具有更高的掺杂。因此，再次将方法步骤用于pnp晶体管的制造以及npn晶体管的制造。而且，可以使用具有掺杂的导电材料来连接pnp晶体管的集电区。这进一步简化了制造过程。

在下一改进中，在导电材料侧面区域并以邻接绝缘层的方式设置衬垫部件，称为衬垫。衬垫的底部区域位于pnp晶体管处的绝缘层上。衬垫优选由电绝缘材料制造，例如由二氧化硅或氮化硅制造。此外，衬垫可以随着距绝缘材料的距离增加而逐渐变细。衬垫部件例如是所谓的单衬垫部件或双衬垫部件，其制造仅各向异性蚀刻一层，或者其制造使用两层，其中一层被各向异性蚀刻。仅在npn晶体管区域中的用于发射区的连接区和用于基区的连接区之间，衬垫部件具有绝缘功能。然而，在pnp晶体管区域中衬垫部件不受干扰，因此，在没有其他方法步骤的情况下，它们也形成在pnp晶体管区域中并留在那里。

在另一改进中，通过在绝缘层下面延伸至绝缘层中至少一个基极连接断层的单晶层来连接pnp晶体管的基区。为了降低连接电阻，该单晶层在基极连接区的区域中的掺杂比基区中的更重。在一个改进中，基极连接区延伸到pnp晶体管的发射极连接区处的衬垫部件下面，或者甚至延伸到npn晶体管的发射极连接区下面。基极连接断层另外包括导电材料，具体为重掺杂多晶硅或金属化材料。在一个改进中，通过n掺杂的半导体材料层连接pnp晶体管的基区、npn晶体管的集电区以及npn晶体管的发射区。这样，再次多次使用该层并通过单一构图，在两种晶体管类型的晶体管中制造连接。

在下一改进中，借助于具有与断层相同轮廓形状的掺杂区域，形成进一步远离断层的pnp晶体管的边缘区域。换言之，这意味着使用断层作为注入掩模。断层由此具有了其他功能。这种方法也被称作SIC法(选择性注入集电极)。SIC使在没有其他掩模的情况下能够制造小的集电区。由于小的集电区，与较宽的集电区相比，寄生的基区-集电区电容大大减小。进一步提高了pnp晶体管的电性能。这增大了使用包括pnp和pnp晶体管的电路的诱惑力。举例来说，通过pnp晶体管可以比通过npn晶体管更简单地实现正电位处的电流源。迄今为止，在同时制造npn和pnp晶体管范围中的SIC法仅在npn晶体管区域中成为可能。

在根据本发明的电路装置的下一改进中，pnp晶体管形成为包括至少两个断层的多发射极晶体管，在各断层外侧邻接发射极连接区的导电材料。在根据本发明的电路装置的情况下，在具有npn晶体管的电路中与以前的pnp晶体管相比，可以减小发射区的宽度。小的发射区宽度带来良好的晶体管射频性能，但降低了最大可允许转换电流。然而为了能够转换更大的电流，具有彼此并排的多个发射区的装置也变得有吸引力了，由于减小的发射区宽度，所需的芯片面积整体变小。由此可以在小的芯片面积上制造具有良好射频性能和高转换电流强度的多发射极pnp晶体管。

在另一改进中，包括于根据本发明的电路装置中的掺杂是与上述类型相反类型的掺杂。因此，举例来说，将在位于绝缘层中的断层中布置pnp晶体管的基区。

在其他方面，本发明涉及用于制造集成电路装置的方法，具体为根据本发明或其改进之一的电路装置。因此上述技术效果也适用于根据本发明的方法。在根据本发明的方法中进行以下步骤：

-对单晶半导体材料，例如对单晶硅提供绝缘层，

-构图绝缘层以在pnp晶体管区域中或在仍要制造的pnp晶体管区域中制造断层。设置pnp晶体管的基区或者该基区将形成在断层下面。

-对已构图的绝缘层提供由导电材料或可以转换成这种材料的材料构成的连接层，也就是说，具体地，半导体材料的原位掺杂或随后的掺杂，

-构图连接层，以便在断层中和断层外侧的绝缘层上制造用于pnp晶体管发射区的连接区，

-在构图连接层之后，在绝缘层中制造npn晶体管的基区。

对于pnp晶体管基区的连接来说，一个改进是使用由穿透绝缘层的金属构成的连接。可选的改进是使用与用于pnp晶体管发射区的连接区重叠的n掺杂连接区。由于发射区已经以预定距离与绝缘层重叠，因此不需要另外的芯片面积。

下面结合附图阐明本发明的示例性实施例，其中：

图1示出了在npn晶体管区域中的同时过蚀刻期间pnp晶体管的基极连接区的初始蚀刻，

图2示出了具有pnp晶体管和npn晶体管的集成电路装置，

图3和4示出了图2所示的电路装置制造中的制造阶段，和

图5示出了具有多发射极pnp晶体管并具有npn晶体管的集成电路装置。

图1示出了根据德国专利说明书DE19958062C2的集成电路装置8的制造。集成电路装置8包括由硅构成的p-掺杂衬底(未示出)。n型外延层10位于衬底上，在pnp晶体管区域中该外延层已经在其表面处被n-掺杂，参见以后形成pnp晶体管的基极连接区的掺杂区域12。掺杂区域12中的掺杂浓度例如为10¹⁸个掺杂剂原子每立方厘米，以便使掺杂区域12适合于形成pnp晶体管的基区。位于掺杂区域12下面的是掺杂区域14，其中已经进行了例如10¹⁷掺杂剂原子每立方厘米的p型掺杂。

在npn晶体管区域中，掺杂区域16位于n型外延层10的表面，该掺杂区域是n-掺杂并且在本制造阶段具有例如10¹⁶掺杂原子每立方厘米的n型外延的基本掺杂。掺杂区域16甚至比以后的npn晶体管的集电区掺杂得更高。

绝缘层18位于n型外延层10上，其例如具有100nm的厚度并包括二氧化硅。绝缘层18在pnp晶体管区域中具有大面积断层，且因此未在图1中将其示出。相反，绝缘层18存在于npn晶体管区域中且仍未被构图，尤其是在掺杂区域16之上。

在涂覆绝缘层18之后，在整个面积上淀积p型重掺杂多晶硅层20，为了简短，在下文中将该层称为多晶硅层20。举例来说，多晶硅层20中的掺杂原子数目为10²⁰掺杂原子每立方厘米。在pnp晶体管区域中，由于该处不存在绝缘层18，因此多晶硅层20支撑在掺杂区域12上。相反，在npn晶体管区域中，多晶硅层20支撑在绝缘层18上。

以整个面积的方式在多晶硅层20上涂覆绝缘覆盖层22。之后，将光致抗蚀剂24涂覆到覆盖层22上，曝光并显影，结果保留了图1中所示的光致抗蚀剂24的区域，也就是说，保留了pnp晶体管的发射极连接区上的区域和npn晶体管的基极连接区上的区域。

为了构图覆盖层22并且为了构图下面的多晶硅层20，随后进行蚀刻，例如借助于反应性离子蚀刻，参见箭头26和28。在相对于绝缘层18选择性蚀刻多晶硅层20期间，进行反应性离子蚀刻。为了完全除去npn晶体管区域中的多晶硅层20的倾斜侧壁30，将需要高度过蚀刻。由于蚀刻多晶硅层20期间的高度过蚀刻，pnp晶体管区域中的掺杂区域12将被切断。因此，仅产生了轻度过蚀刻，掺杂区域12被初步蚀刻并且其初始厚度D1因此被减少了厚度D2。而且，由于位于多晶硅层20下面的硅，因此多晶硅层20蚀刻期间pnp晶体管区域中的选择性比npn晶体管区域中的选择性显著降低，在npn晶体管区域中由二氧化硅构成的绝缘层18位于多晶硅层20下面。

图2示出了集成电路装置100，其产品不再呈现图1所示的有关问题。集成电路装置包括图2左侧部分中所示的pnp晶体管102和图2右侧部分中所示的npn晶体管104。晶体管102和104都是垂直晶体管，其中如果承载晶体管的衬底水平设置，则有源发射区、基区和有源集电区垂直布置，也就是说，有源区以垂直于衬底主面的方向向上排列，主面是包括例如比衬底边缘区域明显更大面积的区域。

晶体管102和104之间的垂直线106说明两个晶体管102和104可以相互并排且在集成电路装置100相互远离的电路部分中设置。举例来说，多个其他部件位于两个晶体管102和104之间。

由衬底108出发，随着距衬底108的距离增加，晶体管102以彼此邻接的方式以所列顺序包括：

-n-掺杂阱110，p-掺杂的埋置集电极引线层(lead layer)112，

-单晶p-掺杂集电区114，

-单晶n-掺杂基区116，

-单晶p-掺杂发射区118，

-由硅构成的多晶发射极连接区120，和

-金属化发射极连接124，例如由钨构成。

在发射极连接区上设置具有用于发射极连接的断层的绝缘覆盖层122，例如由二氧化硅构成。

应用于衬底102上的外延层126包括两个隔离沟槽128、130和隔离沟槽132，隔离沟槽128、130横向隔离晶体管102，隔离沟槽132布置在所述隔离沟槽128和130之间并用于隔离n型掺杂区134，该n型掺杂区134用于提供基区116并用于基区116和p型掺杂区136的连接，该p型掺杂区136用于连接埋置的p型集电区引线112。在本实施例中，隔离沟槽128至132恰好到达集电区引线180中。例如，外延层126具有300nm的厚度。在另一示例性实施例中，pnp晶体管102的集电区引线112在衬底108中布置得比npn晶体管104的集电区引线180更深。

绝缘层140位于隔离沟槽128至132上，例如其具有100nm的厚度并包括氧化硅。绝缘层140包括用于提供多晶发射极连接区120的断层142和用于提供p型重掺杂多晶集电极连接区146的断层144，该集电极连接区146同样被绝缘覆盖层122覆盖。金属化集电极连接148引到集电极连接区146。

绝缘层140在断层142的两侧上另外包括用于金属化基极连接150、152的断层，该基极连接150、152通过n型重掺杂连接区154和156连接到n-掺杂的掺杂区134。

此外，衬垫160至164相对于发射极连接区120和集电极连接区146横向布置。衬垫160至164、基极连接150、152、发射极连接124和集电极连接128位于层间绝缘层170中，该层间绝缘层170例如包括二氧化硅。用于晶体管102连接的其他金属化层未在图2中示出。

P型重掺杂的掺杂区172也被设置在p型掺杂区136和集电极连接区146之间。通过掺杂剂从集电极连接区146到外延层126中的外扩散来制造掺杂区172。

从相同的衬底108出发，随着距衬底108的距离增加，npn晶体管104以所列顺序以彼此邻接的方式包括：

-n-掺杂的埋置集电区引线180，

-单晶n-掺杂集电区182，

-单晶p-掺杂基区184，

-单晶n-掺杂发射区186，

-n-掺杂多晶发射极连接区188，和

-金属化发射极连接190。

晶体管104包括达到集电区引线180的两个隔离沟槽192和194。隔离沟槽196布置在隔离沟槽192和194之间并将集电区182与n-掺杂的掺杂区198绝缘。掺杂区198用作埋置集电区引线180的连接。

在隔离沟槽192至196上也布置了绝缘层140。在npn晶体管104区域中，绝缘层140具有断层200，在其中布置了由选择性外延生长并通常包括部分硅-锗和部分硅的层。举例来说，首先制造硅-锗层，然后制造硅层。由此，断层200和外延层包括基区184和发射区186。

在绝缘层140中，在npn晶体管104的区域中另外设置了断层202，在所述断层中布置了重掺杂的多晶集电极连接区204。集电极连接区204包括n-掺杂的多晶硅，其掺杂剂已经部分向内扩散到外延层126中并在该处形成掺杂区206，该掺杂区206邻接掺杂区198。集电极连接区204通过金属化集电极接触208连接。

此外，在npn晶体管104区域中的绝缘层140上，以与断层200的边缘重叠的方式布置由多晶硅构成的两个p-掺杂多晶区210和212。多晶区210和212被覆盖层122的剩余区域覆盖。多晶区212通过金属化基极连接230连接。

在多晶区210、212的侧面区域和所述多晶区上的覆盖层122的区域布置衬垫220至226。在彼此相对的两个侧面区域处，衬垫222和224邻接多晶发射极连接区188。

掺杂剂已经从掺杂的多晶区210和212渗透到布置在断层200内的硅-锗区域中，在该处它们形成掺杂区232和234。晶体管102和104例如是径向对称的晶体管，或者是其层垂直于页面平面向后或向前连续的晶体管。

图3示出了集成电路装置100的制造阶段。从p-掺杂衬底108开始，首先例如通过砷注入和随后的向内扩散，在npn晶体管104区域中制造n-掺杂的埋置集电区引线180。在pnp晶体管区域中注入n型阱110，所述阱用于将晶体管102与衬底108绝缘。

然后通过整个面积外延施加外延层126。作为可选方案，如果区域110和180是通过高能量注入的，也可以省去外延。然后借助于光刻工艺，例如借助于反应性离子蚀刻，在外延层126中形成隔离沟槽128至132和192至196。然后用二氧化硅填充隔离沟槽128至132和192至196，随后将其平坦化。作为可选方案，取代隔离沟槽128至132和192至196，也可以使用LOCOS技术(硅局部氧化)。在制造隔离沟槽194和196期间限定集电区182。

使用光掩模(未示出)在随后的注入步骤中掺杂掺杂区198。例如借助于注入和随后的扩散。所述注入还被称作npn集电区深注入。

之后，借助于进一步的附加掩模来注入埋置集电区引线112、n型掺杂区134以及连接区154和156。此外，使用附加掩模来制造用于pnp晶体管的集电区114的连接的p型掺杂区136。

在进行这些注入步骤之后，施加绝缘层140。将光致抗蚀剂层250施加到绝缘层140上。为了限定断层142、146和202的位置，将光致抗蚀剂层250选择性地曝光并显影。之后，例如借助于反应性离子蚀刻工艺或湿法化学蚀刻，将断层142、146和202蚀刻到绝缘层140中。

然后可以在不使用附加掩模的情况下注入布置在断层142下面的集电区114。然而，作为可选方案，也可以将附加掩模用于集电区114的注入，或者可以在工艺次序中较早进行集电区的注入，例如，可以伴随使用用于注入区域134的照相技术。

如图4所示，随后去除光致抗蚀剂层250的残留物。通过未掺杂淀积和随后的掺杂来淀积或制造p-掺杂多晶硅层260。例如借助于淀积工艺，将覆盖层122施加到硅层260上。之后，施加光致抗蚀剂层270并选择性地曝光。为了限定多晶发射区连接区120、多晶集电极连接区146、多晶区210和多晶区212的边界，显影已曝光的光致抗蚀剂层270。随后借助于已构图的光致抗蚀剂层270构图覆盖层122和多晶硅层260，发射极连接区120、集电极连接区146、多晶区210和多晶区212由多晶层260制造。举例来说，使用反应性离子蚀刻。绝缘层140用作所有所述四个区域的蚀刻停止层。由此，甚至充分过蚀刻不会侵蚀n型掺杂区134。在npn晶体管104中，n型掺杂区198的初始蚀刻是非临界的(noncritical)。

再次如由图2可以看到的，随后完成npn晶体管104，但在垂直pnp晶体管102区域中没有提供其它持久的层。在npn晶体管104的区域中，具体地，以如下顺序制造如下：

-通过绝缘层140的湿法化学蚀刻形成断层200，

-外延层184，

-衬垫220至226，并制造衬垫160至166，

-借助于光刻方法由n-掺杂的多晶硅层制造的集电极连接区204和发射极连接区188。

随后进行热处理用于多晶硅上扩散掺杂剂。在本工艺期间最后制造发射区118、掺杂区172、掺杂区206、掺杂区232、234以及发射区186。

随后施加层间绝缘层170，对其平坦化并借助于其他光刻方法对其构图。将金属接触引入到所制造的接触孔中。随后制造其他金属化层。

图5示出了集成电路装置1100，在其制造期间进行与电路装置100的制造期间相同的方法步骤。然而，完成了pnp晶体管1102——对应于pnp晶体管102——具有两个彼此分开的发射区1118和1118b。此外，晶体管1102包括两个集电极连接区1144和1144b。

在图5中，通过相同的参考标记表示已经在上面说明过的元件，但在每个标记前面加“1”。将不再说明这些元件。具有与已经参考图2至4说明过的元件相同结构的双配置(doubly embodied)元件在图5中具有相同的参考标记，但在前面加“1”并在后面加小写字母“b”，例如，除发射极连接1120之外的第二发射极连接区1120b。图5中所示的中心基极连接1150是可选的。此外，也可以如上面参考图2至4所说明的，完成在两个侧面上具有集电极连接的变形例。

在另一示例性实施例中，除两种类型的双极晶体管之外，还在集成电路装置100至1100中集成了场效应晶体管，由此制造例如BiCMOS的电路装置(双极互补金属氧化物半导体)。

与迄今所使用的方法对比，在根据所述示例性实施例的方法的情况中，对于基极连接来说，在p型多晶硅上面部分延伸的n-掺杂多晶硅不是必需的。即使将多晶硅用于基极连接，则在已经被绝缘层140上的发射极连接区120的重叠占用的芯片面积区域上，存在多晶硅与发射极连接区的重叠。绝缘层上的发射区的重叠不会减少发射区118的有效宽度，因此可以选择发射极使其比现在窄很多。结果可以大大改善pnp晶体管的电性能。结果根据图5的多发射极构造也变得更加有吸引力，该构造例如可以用于每芯片面积的高电流承载能力。

概括说来，有效的是详细说明了将垂直pnp晶体管集成到npn晶体管技术中去，特别是具有选择性基极外延的npn晶体管，其中在所需的绝缘层140中通过所需开口限定垂直pnp晶体管的发射区——虽然具有其他开口尺寸——即断层142。当然，用于在绝缘层140中制造开口的工艺步骤也用于完成衬底接触连接的开口制造。

如果想要不与npn晶体管的制造同时制造pnp晶体管，具有另外插入的绝缘层140的垂直pnp晶体管的制造和用于断层142的其他蚀刻也是可以的。