存储单元以及电荷陷入层存储单元的阵列的操作方法

摘要

一种减少电荷陷入层存储单元中栅极干扰的方法，它是通过施加不同的Vpass电压于所选择的字线的不同侧。较高的Vpass电压用于通过较高的源极/漏极电压以及较低的Vpass电压用于通过较低的源极/漏极电压。当施加Vpass电压时，可通过控制所选择字线的不同侧上的Vpass电压，以减少栅极区域所建立的垂直电场。此减少的垂直电场将可抑制栅极干扰。此减少存储单元中栅极干扰的方法也包括新颖的位线偏压方案，其还可减少垂直电场的产生，以抑制栅极干扰，尤其是在存储单元阵列中的栅极干扰。

说明书

技术领域

本发明通常与非易失性(non-volatile)存储器有关。更特别的是，本发明涉及一种操作与非阵列(NAND array)的改进方法，其中这个阵列含有多个定域(localized)电荷陷入存储单元(memory cell)结构，而每个单元能够储存多个位。

背景技术

近年来，一种新型的存储单元，称为PHINES(以热空穴注入氮化物所设计的电子存储器)，详细地披露于2002年的IEDM中的第931页，作者为C.C Yeh et al中，其详细地描述“PHINES为：一个新颖的(novel new)、可低动力地编程(program)/擦除(erase)每个具有小间距的2位储存单元的快闪存储器”。图1为实施于基板8内或上的PHINES存储单元10或晶体管。存储单元10包含在典型的MOSFET(金属氧化物半导体场效应晶体管)结构中的源极和漏极区域22、24，而通道12是在源极和漏极区域22、24之间。覆盖在通道12上的是一个独特的电荷陷入结构11，它包含一个电荷陷入的氮化物层16(例如：氮化硅)，这个氮化物层16是设置在两个氧化物隔离层(oxide isolation layers)14、18之间(例如：氧化硅)。如图1所示，每个存储单元10还包含一个栅极20与源极和漏极区域22、24，其中栅极20位于电荷陷入结构11上，而源极和漏极区域22、24皆有相应的电极。

更完整地解释如下，通过适当地操作基板8，源极和漏极区域22、24以及栅极20中的相对电压，即可在每个存储单元10中，擦除、储存(或编程)和读取两个单独的数据位。图2A-2C说明如何能完全地擦除存储单元10以及分别地编程两个单独的位。为了擦除两个位(右位标示为“bit-R”，左位标示为“bit-L”)，如图2A所示，一个负电压(例如：-8V)施加于栅极20和正电压(例如：10V)施加于每一个基板8、源极和漏极区域22、24，以使来自于栅极20的电子能完全地被注射到氮化物电荷陷入层16。结果，使得电荷陷入层16没有任何空穴。

为了编程存储单元10的右位(即为了俘获空穴至电荷陷入层16的右侧)，需将源极区域22接地并将一个正电压(例如：5V)施加于漏极区域24，且将一个负电压(例如：-5V)施加于栅极20。这个偏压状态将会让热空穴(hot hole)产生并朝着氮化物电荷陷入层16的靠近漏极侧的方向而注入于氮化物电荷陷入层16中。由于氮化物材料的性质，使得电荷陷入层16能够俘获电荷，以致于所注入的电荷不会均匀地分布在电荷陷入层16中，而会使电荷位于在靠近电荷注入侧附近的电荷陷入层16的一个区域中。因此，每次仅对电荷陷入层的一侧进行编程(例如为正电荷)是可能的。

如图2C所示，为了对存储单元10的左位编程，须在源极和漏极区域22、24上施加反向电压(与编程右位比较而言)。当然，虽然图中未表示，但是右位和左位可被同时地编程，或连续地被编程以致于右位和左位同时处于被编程的状态。

例如，为了要读取左位，可将基板8接地，或者施加一个正偏压，以及施加一个读取电压(例如为2-3V)于栅极20。然后，施加一个小的正电压(例如为1.5-2V)于漏极24，并将源极22接地。随着施加上述的电压，即可感应到在源极中的电流(根据一个信号的转换，可读取在漏极中的电流)。通常，如果左位不被编程，那么在漏极中的电流实质上是零。如果左位被编程，那么一个可测量的电流在漏极中将可被观测到。为了更精确，“临界(threshold)”电流被定义为当电流的数值超过临界值时，那么此电流是存在的。当电流不超过临界值时，那么此电流则为零，其中一个典型的临界值电流大约是10μA。比较电流的读取值与临界值，如果电流不超过临界值，则不对左位编程。如果电流超过临界值时，则对左位编程。

为了读取右位，可施加小的正电压(1.5-2V)于源极，当漏极接地并感应到电流时。

图3A和3B为多个存储单元10如何被排列为一个与非串(NAND string)。至于其编程和读取的方式实质上是与上面所描述的方式相同，但是，并不是直接施加电压于所考虑的一个特定单元的源极和漏极区域，而是把这些电压施加于被考虑单元的指定串(或位线)的末端。上面所描述的适当的栅极电压施加于一个字线(WordLine，WL)导体，其与所选择单元的栅极电沟通。同时，一个Vpass电压施加于所有的其它存储单元的字线(栅极)上。Vpass电压有效地开启其下面的晶体管，允许电流容易地通过全部的与非串，而且对于在与非串的任一端所施加的电压可有效地施加在所选择的存储单元的源极和漏极侧。

依照这个方式而操作一个与非串时，可产生一个不希望有的现象称为“栅极干扰(gate disturb)”。一般而言，所谓”栅极干扰”是指不想要的电子注入PHINES存储单元的氮化物电荷陷入层，以致于破坏储存位的完整性。如图4所示，当栅极电压(Vpass)愈高时，施加这个栅极电压(Vpass)的时间将会愈长，相应地观测到Vt(上述的临界值电压，被观察的通道电流)的增加。而这个Vt会“上移”是由一个高垂直电场的存在所引起的，它使电子被注入氮化物层，导致电子在通道内的传输量下降。同样地，如图4所示，因为Vg(例如：Vpass)增加(因为垂直电场较大)，在施加Vg(或Vpass)的时间内将会产生更严重的栅极干扰。

当图3A和3B的与非串被组合成一个与非阵列时，将会产生一个类似的栅极干扰现象，如图5所示。这个图表示了两个不同程度的栅极干扰的产生。在读取操作中，一个较高的栅极干扰A和一个较低的栅极干扰B取决于所考虑的存储单元的相对位置。

同样地，如图6所示，在与非阵列的编程操作中，可发现三个不同程度的栅极干扰C、D和E，其中C表示较高的栅极干扰，D和E表示较低的栅极干扰。注意图6中的位线之一表示了两个不同的偏压程度。当施加0和5伏的偏压于所选择单元的源极和漏极区域时，可编程所选择单元的一侧(右位或左位)，而且当施加0和3.5伏的偏压于所选择单元的源极和漏极区域时，将不会编程右位和左位。

鉴于上述的栅极干扰问题，有必要改进排列在与非串和与非阵列中的PHINES型存储单元的可靠度。

发明内容

本发明提出一种存储单元的操作方法，其中每一个存储单元包含电荷陷入层。这些存储单元通过多条位线和字线而被选择。第一Vpass电压施加于已选择的字线的一侧上的多条非选择的字线，且第二Vpass电压施加于已选择的字线的另一侧上的多条非选择的字线，其中第二Vpass电压不同于第一Vpass电压。在一较佳实施例中，于读取与编程的步骤中，第一Vpass电压是高于第二Vpass电压，且第一Vpass电压应用于通过较高的源极/漏极电压，其中源极/漏极电压施加于被选择的存储单元所在位线的一端，当较低的源极/漏极电压施加于被选择的存储单元所在位线的另一端时。

依照本发明的一较佳实施例，在读取操作中，将不位于被选择的存储单元的多条位线充电到接近0伏电压。相对地，在读取操作中，将不位于被选择的存储单元的多条位线充电到非零伏的偏压，其中此非零伏的偏压例如接近2伏电压。

依照本发明的一较佳实施例，在编程操作中，将不位于被选择的存储单元的多条位线充电到接近0伏电压。相对地，在编程操作中，将不位于被选择的存储单元的多条位线充电到非零伏的偏压，其中此非零伏的偏压例如接近3伏电压。

在一较佳实施例中，存储单元可以为多位的存储单元。

在与本发明一致的一些实施例中，在多位电荷陷入层存储单元的与非阵列的读取和编程操作中所产生的栅极干扰将能被抑制。

为让本发明之上述和其它目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合附图，作详细说明如下。

附图说明

图1为一个公知的PHINES型存储单元。

图2A-2C为一个公知的PHINES型存储单元，其能被擦除和编程。

图3A和3B为，在一个公知的与非串包含多个PHINES型存储单元的读取和编程操作中，观测到的栅极干扰情况。

图4是一个曲线图，其为临界值电压会随着栅极到源极/漏极偏压的增加而增加。

图5为在包含多个PHINES型存储单元的公知的与非阵列的读取操作中，其栅极干扰的位置和严重性。

图6为在包含多个PHINES型存储单元的公知的与非阵列的编程操作中，其栅极干扰的位置和严重性。

图7A和7B为本发明的一实施例的一种含有PHINES型存储单元的与非串在读取和编程操作中的偏压方法。

图8为本发明的一实施例的一种含有PHINES型存储单元的与非阵列在读取操作中的偏压方法。

图9为本发明的一实施例的一种含有PHINES型存储单元的与非阵列在编程操作中的偏压方法。

图10为本发明的另一个实施例的一种含有PHINES型存储单元的与非阵列在读取操作中的偏压方法。

图11为本发明的另一个实施例的一种含有PHINES型存储单元的与非阵列在编程操作中的偏压方法。

主要元件标记说明

8：基板

10：存储单元

11：电荷陷入结构

12：通道

14、18：隔离层

16：氮化物层

20：栅极

22：源极区域

24：漏极区域

80、90、100、1100：与非阵列

Vpass、Vg：栅极电压

Vt：临界值电压

A、B、C、D、E：栅极干扰

F、G、H、I、J、K、L、M、N、O、P、Q、R、S、T、U、V、W、X：单元

具体实施方式

对于由串和阵列排列的PHINES型存储单元的读取和编程操作所引起的栅极干扰问题，本发明可以通过在被选择存储单元的字线的不同侧上施加不同的Vpass电压来克服。于本发明的一个实施例中，在读取和编程操作中，图7A和7B分别描述了施加不同的Vpass电压，而导致非选择单元中的整个栅极干扰降低的情形。更特别地，在读取操作中，除了所选择的字线外，对所有的字线施加相同的Vpass电压，例如为10V(见图3A)，第一10V的Vpass电压施加于选择的存储单元一侧上的字线，不同于第一Vpass电压的第二Vpass电压(这种情况下是7V)施加于所选择的存储单元的另一侧上的字线。正如图7A中以F、G所表示的画圈的单个单元，在一个实施例中，在栅极和源极/漏极区域之间的有效电压最多可减少到8伏，因此减小了给定的存储单元的栅极和通道中的垂直电场，以减少其栅极干扰。一般而言，根据本发明较佳实施例所述，较高的Vpass电压(例如为10±2V)应用于通过较高的位线电压，而且较低的Vpass电压(例如为7±2V)应用于通过较低或零的位线电压。通过这样的偏压方法，可将不希望的栅极干扰减少到最小。

如图7B所示，同样地，可于一个编程操作中进行类似的Vpass操作。在编程操作中，已有的技术是施加典型的12V的Vpass电压给所有非选择字线，不同本实施例，一个较低的Vpass电压(例如为9±2V)施加于通过0V的字线上，而且12V的Vpass电压施加于通过5V的字线上。就像图7B中用H、I所表示的画圈的单一单元那样，可减小栅极和源极/漏极区域之间的有效电压，因此减小了所给定存储单元的栅极和通道区域的垂直电场，以致于减少其栅极干扰。

图8为本发明的原理是如何地应用于一个PHINES型存储单元的与非阵列80中的读取操作。在与非阵列中的公知的读取操作中，所选择的位线被充电于2V和0V，而非选择的位线被充电到0V。如图8所示，即使当不同的Vpass电压(10V和7V)被施加于所选择字线的不同侧时，可能有许多单元J(在非选择的位线中)仍然会受到栅极干扰，因为这些特定的单元仍保留有相对有效的垂直电场。另一方面，对其它的单元K、L而言，其栅极干扰被改善。

除了它与PHINES型与非阵列90中的编程操作有关外，图9描述一个类似的情况。在公知技术的一个编程操作中，被选择的位线被充电到5V、3.5V和0V，而且非选择的位线被充电到0V。根据本发明的较佳实施例，通过施加不同的Vpass电压于所选择字线的不同侧上，来抑制编程操作中的栅极干扰。的确，存储单元N，O和P所受的偏压条件将导致栅极干扰下降。但不幸的是，一些例如为单元M等单元，仍然将受到相对高的垂直电场，故仍然有栅极干扰过高的问题。

图10为依照本发明的另一个实施例的一种包含PHINES型存储单元的与非阵列100于读取操作中的偏压方法，它描述了上述的实施例中与一些单元(即单元J)有关的问题。如同上述图8所述的实施例中所解释的那样，非选择位线被充电到0V，然而，对较高的Vpass电压(例如为10V)而言，仍然会引起较高的栅极干扰。在本实施例中，非选择位线全部被充电到2V，所选择的位线被充电到0伏。同样地，所施加的较高和较低的Vpass电压是与图8中所描述的Vpass电压相反(即，10和7伏分别对7和10伏)。如单元Q、R和S所示，通过阵列各处的垂直电场将可减小，以致使在阵列100各处的栅极干扰能被抑制。

仍然，在编程操作中，图11为依照本发明另一个实施例的含有多个PHINES型存储单元的与非阵列1100在编程操作中的偏压方法。如图9所解释的那样，非选择位线被充电到0V。但不幸的是，当图9的阵列中的大多数存储单元在受到较低的栅极干扰时，一些单元(例如为单元M)仍然遭受到较大的垂直电场，而产生较高的栅极干扰。图11中所代表的实施例描述这种情形，在这个实施例中，非选择位线被充电到3V(不是0V)，而且在编程操作中，所选择的位线被充电到5V、3.5V和0V。这样，如单元T、U、V、W和X所描述，可有效地减少所有单元中的垂直电场，故可有效地降低栅极干扰。

任何所属技术领域的技术人员皆可知悉，本发明的实施例提供一个方法，因此在任何给定的串或阵列的存储单元中，垂直电场能被限制以致于由高垂直电场所产生的栅极干扰能被抑制，使得PHINES型存储单元或其它类似的多位存储单元能更加地有效和可靠。

虽然本发明已以较佳实施例披露如上，然其并非用以限定本发明，任何所属技术领域的技术人员，在不脱离本发明之精神和范围内，当可作些许之更动与改进，因此本发明之保护范围当视权利要求所界定者为准。

此外，在上述之本发明较佳实施例中，说明书或本发明的方法和/或程序所包含的步骤具有特定的顺序。然而，本发明的方法或程序并不仅包含此特定顺序的步骤，换言之，本发明的方法或程序将不会受到说明书中的特定顺序的步骤所限制。任何所属技术领域的技术人员皆可知道，本发明的方法或程序亦可包含其它顺序的步骤。因此，在说明书中所描述的特定顺序的步骤将不会限制权利要求。除此之外，本发明的方法和/或程序的权利要求将不会受限于依照此特定顺序的步骤的实施情况，任何所属技术领域的技术人员皆可知道，不论其顺序如何变化，仍然是落在本发明的精神和范围内。