延时锁定环路及具有该延时锁定环路的半导体存储器

摘要

在一延时锁定环路和一具有它的半导体存储器中，延时锁定环路包括一鉴相和控制信号发生器，用于检测一时钟信号与一反馈时钟信号之间的相位差，并产生一随相位差变化的多位延时控制信号；一第一延时器，具有预定数目的第一延时单元，通过级联连接来延迟时钟信号，以响应于多位延时控制信号产生多个输出时钟信号和反馈时钟信号；一第二延时器，具有预定数目的第二延时单元，通过级联连接来延迟一反相时钟信号，以响应于多位延时控制信号产生多个反相输出时钟信号；以及一混相器，用于混合多个输出时钟信号和多个反相输出时钟信号中相应时钟信号的相位，以输出多个校正输出时钟信号。

说明书

技术领域

本发明涉及一延时锁定环路，特别是涉及其能产生相位相互不同的多个时钟信号的一延时锁定环路，以及一具有该延时锁定环路的半导体存储器。

背景技术

通常在控制器和半导体存储器中采用延时锁定环路以产生相位相互不同的多个时钟信号。每个器件使用该延时锁定环路产生的多个时钟信号来产生比外部施加的时钟信号速率高的数据选通信号，并响应于该数据选通信号接收或输出数据。

图1是表示一传统延时锁定环路的框图。图1的延时锁定环路包括分频器10和20、一鉴相器12、一第一计数器14、一第二计数器16、以及一延时电路18。延时电路18包括以级联连接结构连接的延时单元18-1至18-4。

下面解释图1中各部分的功能。

分频器(divider)10对外部施加的时钟信号CLK分频，并产生分频时钟信号DCLK。鉴相器12检测初始级的反馈时钟信号FCLK和分频时钟信号DCLK间的相位差，且如果反馈时钟信号的相位先于分频时钟信号DCLK的相位，则产生第一上升信号(up signal)CUP，如果分频时钟信号DCLK的相位先于反馈时钟信号的相位，则产生第一下降信号(down signal)CDN。在产生第一下降信号CDN之后，如果反馈时钟信号的相位先于分频时钟信号DCLK的相位，则鉴相器12产生第二上升信号FUP，且如果分频时钟信号DCLK的相位先于反馈时钟信号的相位，则产生第二下降信号FDN。即，在初始级中鉴相器12连续地产生第一上升信号CUP直至在反馈时钟信号FCLK与分频时钟信号DCLK之间的相位差处于预定范围内为止，且之后产生第二上升信号FUP和第二下降信号FDN。第一计数器14响应于第一上升信号CUP执行上升计数(up count)，以产生一m位第一控制信号CON1。响应于第一下降信号CDN使能第二计数器16，并响应于第二上升信号FUP执行上升计数，且响应于第二下降信号FDN执行下降计数(down count)，以产生一n位第二控制信号CON2。延时电路18接收时钟信号CLK，并响应于m位第一控制信号CON1和n位第二控制信号CON2调整延时单元18-1和18-2的延迟时间，以产生4个时钟信号CLK0、CLK90、CLK180和CLK270，其相互间的相位差为90°。分频器20对延时器18输出的时钟信号分频，以产生反馈时钟信号FCLK。

可是，由于操作期间出现的电源电压变化和外部噪声而产生瞬时相位变化(噪声)，传统延时锁定环路产生的时钟信号CLK0、CLK90、CLK180和CLK270没有精确的0°、90°、180°和270°相位差。

发明内容

本发明的一目的是提供一延时锁定环路，其通过抵消电源电压变化所产生的瞬时相位变化(噪声)，可产生有精确相位差90°的多个时钟信号。

本发明的另一目的是提供一具有延时锁定环路的半导体存储器，其通过抵消电源电压变化所产生的瞬时相位变化(噪声)，可产生有精确相位差90°的多个时钟信号。

本发明延时锁定环路的第一方面包括一鉴相和控制信号发生器，用于检测一时钟信号与一反馈时钟信号之间的相位差，并产生一随相位差变化的多位延时控制信号；一第一延时器，具有预定数目的第一延时单元，通过级联连接来延迟时钟信号，以响应于多位延时控制信号产生多个输出时钟信号和反馈时钟信号；一第二延时器，具有预定数目的第二延时单元，通过级联连接来延迟反相时钟信号，以响应于多位延时控制信号产生多个反相输出时钟信号；以及一混相器，用于混合多个输出时钟信号和多个反相输出时钟信号中相应时钟信号的相位，以输出多个校正输出时钟信号。

鉴相和控制信号发生器包括一第一分频器，用于对时钟信号分频，以产生分频时钟信号；一第二分频器，用于对第一延时器输出的反馈时钟信号分频，以产生分频反馈时钟信号；一鉴相器，用于检测分频时钟信号和分频反馈时钟信号之间的相位差，以产生鉴相信号；以及一计数部分，用于响应于鉴相信号执行计数操作，以产生多位控制信号。

初始级中如果分频时钟信号的相位先于分频反馈时钟信号，鉴相器产生一第一上升信号作为鉴相信号，且如果分频反馈时钟信号的相位先于分频时钟信号，则产生一第一下降信号作为鉴相信号，在产生第一下降信号之后，如果分频时钟信号的相位先于分频反馈时钟信号，则产生一第二上升信号，且如果分频反馈时钟信号的相位先于分频时钟信号，则产生一第二下降信号。计数部分包括一第一计数器，用于响应于第一上升信号执行一上升计数操作，以产生一预定位第一控制信号；以及一第二计数器，其响应于第一下降信号启用，并响应于第二上升信号执行一上升计数操作，且响应于第二下降信号执行一下降计数操作，以产生一预定位第二控制信号；其中多位控制信号由预定位第一和第二控制信号组成。

每个预定数目的第一延时单元包括一第一缓冲器，用于延迟前一延时单元的输出信号；以及多对第一开关晶体管和第一电容器，其相互间并联，第一开关晶体管和第一电容器对串联在第一缓冲器的输出端与地电压之间，其中多个第一开关晶体管中每个响应于预定位第一控制信号转换。每个预定数目的第二延时单元包括一第二缓冲器，用于延迟前一延时单元的输出信号；以及多对第二开关晶体管和第二电容器，其相互间并联，第二开关晶体管和第二电容器对串联在第二缓冲器的输出端与地电压之间，其中多个第二开关晶体管中每个响应于预定位第二控制信号转换。

第一计数器包括预定数目的第一计数单元，用于产生各个位的预定位第一控制信号，其中初始级中第一计数单元产生具有低电平的预定位第一控制信号，并响应于第一上升信号执行上升计数操作，以增加具有高电平的预定位第一控制信号的位数。每个预定数目的第一计数单元包括一锁存器，用于将高电平数据输出到第一节点，将第一节点数据反相并输出到第二节点，且将第二节点数据反相并输出到第一节点；以及一复位电路，用于响应于第一上升信号和下一计数单元的第二节点信号，使第一节点成为低电平。

第二计数器包括预定数目的第二计数单元，用于产生各个位的预定位第二控制信号，且第二计数单元产生预定位第二控制信号，其较高位有高电平，且剩余位有低电平，响应于第一下降信号启用，并响应于第二上升信号执行上升计数操作，以增加具有高电平的预定位第二控制信号的位数，以及响应于第二下降信号执行下降计数操作，以减少具有高电平的预定位第二控制信号的位数。每个预定数目的第一计数单元包括一锁存器，用于最初将高电平数据输出到第一节点，将第一节点数据反相并输出到第二节点，且将第二节点数据反相并输出到第一节点；一第一复位电路，用于响应于第一上升信号和下一计数单元的第二节点信号，使第一节点成为低电平；一第二复位电路，用于响应于第二下降信号和前一计数单元的第一节点信号，使第二节点成为低电平；以及一启用电路，用于响应于第一下降信号为第一和第二复位电路提供一低电平。

本发明延时锁定环路的第二方面包括一鉴相和控制信号发生器，用于检测一时钟信号与一反馈时钟信号之间的相位差，并产生一随相位差变化的控制电压；一第一延时器，具有预定数目的第一延时单元，通过级联连接来延迟时钟信号，以响应于控制电压产生多个输出时钟信号和反馈时钟信号；一第二延时器，具有预定数目的第二延时单元，通过级联连接来延迟反相时钟信号，以响应于控制电压产生多个反相输出时钟信号；以及一混相器，用于混合多个输出时钟信号和多个反相输出时钟信号中相应时钟信号的相位，以输出多个校正输出时钟信号。

延时锁定环路还包括一第一分频器，用于对时钟信号分频，以产生分频时钟信号；一第二分频器，用于对第一延时器输出的反馈时钟信号分频，以产生分频反馈时钟信号；一鉴相器，用于检测分频时钟信号和分频反馈时钟信号之间的相位差，以产生鉴相信号；以及一充电泵，用于响应于鉴相信号执行泵操作，以产生控制电压。

每个预定数目的第一延时单元包括一第一缓冲器，并采用控制电压作为第一缓冲器的电源电压以控制延迟时间。每个预定数目的第二延时单元包括一第二缓冲器，并采用控制电压作为第二缓冲器的电源电压以控制延迟时间。

混相器通过混合多个输出时钟信号和多个反相输出时钟信号中有相同相位和不同相位变化的输出时钟信号和反相输出时钟信号的相位，以产生多个校正输出时钟信号，且包括一第一电流发生器，用于响应于第一和第二输入信号产生一第一电流；一第二电流发生器，用于响应于第三和第四输入信号产生一第二电流；一第一电流镜象器，用于对第一电流进行镜象，以产生一第三电流；一第二电流镜象器，用于对第二电流进行镜象，以产生一第四电流；一第三电流镜象器，用于对第四电流进行镜象，以产生一输出电压，其中在多个输出时钟信号和多个反相输出时钟信号中，有相同相位和不同相位变化的一输出时钟信号和一反相输出时钟信号为第一和第二输入信号，且有相反相位和不同相位变化的一输出时钟信号和一反相输出时钟信号为第三和第四输入信号。

本发明半导体存储器的第一方面包括一延时锁定环路，用于接收一时钟信号和一反相时钟信号，以产生多个校正输出时钟信号；以及一输出数据选通信号发生器，用于组合多个校正输出时钟信号，以产生多个输出数据选通信号，其中延时锁定环路包括一鉴相和控制信号发生器，用于检测时钟信号与反馈时钟信号之间的相位差，并产生一随相位差变化的多位延时控制信号；一第一延时器，具有预定数目的第一延时单元，通过级联连接来延迟时钟信号，以响应于多位延时控制信号产生多个输出时钟信号和反馈时钟信号；一第二延时器，具有预定数目的第二延时单元，通过级联连接来延迟反相时钟信号，以响应于多位延时控制信号产生多个反相输出时钟信号；以及一混相器，用于混合多个输出时钟信号和多个反相输出时钟信号中相应时钟信号的相位，以输出多个校正输出时钟信号。

本发明半导体存储器的第二方面包括一延时锁定环路，用于接收一时钟信号和一反相时钟信号，以产生多个校正输出时钟信号；以及一输出数据选通信号发生器，用于组合多个校正输出时钟信号，以产生多个输出数据选通信号，其中延时锁定环路包括一鉴相和控制信号发生器，用于检测时钟信号与反馈时钟信号之间的相位差，并产生一随相位差变化的控制电压；一第一延时器，具有预定数目的第一延时单元，通过级联连接来延迟时钟信号，以响应于控制电压产生多个输出时钟信号和反馈时钟信号；一第二延时器，具有预定数目的第二延时单元，通过级联连接来延迟反相时钟信号，以响应于控制电压产生多个反相输出时钟信号；以及一混相器，用于混合多个输出时钟信号和多个反相输出时钟信号中相应时钟信号的相位，以输出多个校正输出时钟信号。

附图说明

通过参照附图对优选实施例的详细描述，对本领域的普通技术人员而言本发明的上述及其他特性和优点将变得更明显，其中：

图1是表示一传统延时锁定环路的框图；

图2是表示响应于本发明一实施例的延时锁定环路的框图；

图3是表示图2延时锁定环路中鉴相器的电路图；

图4是表示图2延时锁定环路中第一计数器的电路图；

图5是表示图2延时锁定环路中第二计数器的电路图；

图6是表示图2延时锁定环路中延时单元的框图；

图7是表示图2延时锁定环路中混相器的电路图；

图8是表示响应于本发明另一实施例的延时锁定环路的框图；以及

图9是表示包具有本发明的延时锁定环路的半导体存储器的框图。

具体实施方式

现在将参照附图中表示的本发明优选实施例，更完整描述本发明。然而，该发明可体现为不同形式，且不应认为仅限制在这里提出的实施例。相反，提供这些实施例是为了使公开内容更彻底和完整，并将本发明的范围完全传达给本领域的专业人员。附图中，为清楚起见，将各层和区域的厚度进行放大。整个说明书中，相同标号指同一元件。

图2是表示响应于本发明一实施例的延时锁定环路的框图。除图1结构之外，图2的延时锁定环路还包括一延时电路22和一混相器(phase mixer)24。延时电路22包括以级联连接结构连接的延时单元22-1至22-4。

图1和2中的相同标号代表相同部分并执行相同功能，因此省略了对其的描述。

延时电路22接收一反相时钟信号CLKB，并响应于m位第一控制信号CON1和n位第二控制信号CON2控制延时单元22-1和22-4的延迟时间，以产生4个反相时钟信号CLKB0、CLKB90、CLKB180和CLKB270，其相互间的相位差为90°。混相器24接收时钟信号CLK0、CLK90、CLK180和CLK270和反相时钟信号CLKB0、CLKB90、CLKB180和CLKB270，并混合相应时钟信号和反相时钟信号，以产生校正的时钟信号CCLK0、CCLK90、CCLK180和CCLK270。

下面详细解释混相器24的操作。

将延时单元18-1至18-4和延时单元22-1至22-4连接相同的电源电压，因此如果电源电压发生变化，则时钟信号CLK0、CLK90、CLK180和CLK270经历相同相位变化(噪声)。例如，假定电源电压瞬间发生改变，则所有时钟信号CLK90、CLK180、CLK270、CLKB90、CLKB180和CLKB270中出现一相位变化″α″。同样，由于时钟信号CLK180和CLKB180的相位差为180°，可假定时钟信号CLK180和CLKB180的相位分别为0和π。时钟信号CLK90与时钟信号CLK180的相位差为-π/2-α，且时钟信号CLK270与时钟信号CLK180的相位差为π/2+α。时钟信号CLKB90与时钟信号CLKB180的相位差为π/2-α，且时钟信号CLK270与时钟信号CLKB180的相位差为-π/2+α。混相器24混合时钟信号CLK270和CLKB90的相位，以抵消相位变化α，因此产生校正的时钟信号CCLK90，其与时钟信号CLK180的相位差为π/2(90°)。同样，混相器24混合时钟信号CLK90和CLKB270的相位，以抵消相位变化α，因此产生校正的时钟信号CCLK270，其与时钟信号CLK180的相位差为-π/2(270°)。如果参考时钟信号变化，则相位混合的时钟信号同样地变化。

因此，本发明的混相器混合相位相同但相位变化不同的时钟信号和反相时钟信号，以抵消相位变化，从而产生校正的时钟信号。

图3是表示图2延时锁定环路中鉴相器的电路图。图3的鉴相器包括一脉冲发生器30、一第一鉴相器32、以及一第二鉴相器34。脉冲发生器30包括一NAND门NA1、一延时器DL1、一反相器I1、以及一NOR门NOR1。第一鉴相器32包括锁存器LA1和LA3以及NAND门NA6和NA7。第二鉴相器34包括锁存器LA2和LA4、NAND门NA10和NA11以及一反相器I2。锁存器LA1至LA4分别包括2个NAND门NA2和NA3、NA8和NA9、NA4和NA5、以及NA12和NA13。

下面解释图3中各部分的功能。

脉冲发生器30产生一信号b，当反馈时钟信号FCLK和延时时钟信号DCLK都为高电平时，其变为高电平，且在一预定时间延迟之后，变为低电平。NAND门NA1产生一信号a，如果反馈时钟信号FCLK和延时时钟信号DCLK都为高电平时，其为低电平。由延时器DL1、反相器I1和NOR门NOR1构成的电路产生一信号b，如果信号a和反相并延时信号a的信号都为低电平时，其变为高电平，且在一预定时间延迟之后，变为低电平。

如果反馈时钟信号FCLK的相位先于延时时钟信号DCLK，则第二鉴相器34产生第一上升信号CUP，且如果延时时钟信号DCLK的相位先于反馈时钟信号FCLK，则产生第一下降信号CDN。在产生第一下降信号CDN时，禁止第一鉴相器32操作，且使能第二鉴相器34操作。

延时器DL2延迟反馈时钟信号FCLK。如果延时器DL2的输出信号为高电平，且延时时钟信号DCLK为低电平时，则锁存器LA2产生一低电平信号c和一高电平信号d，且如果延时器DL2的输出信号为低电平，且延时时钟信号DCLK为高电平时，则锁存器LA2产生一高电平信号c和一低电平信号d。如果信号b为高电平，且第一下降信号CDN为低电平时，则NAND门NA10和NA11分别反相并输出信号c和d。即，如果信号c和d分别为低电平和高电平时，则产生一高电平信号和一低电平信号，且如果信号c和d分别为高电平和低电平时，则产生一低电平信号和一高电平信号。锁存器LA4执行与锁存器LA2同样的操作，以产生第一下降信号CDN和第一上升信号CUP。

响应于第一下降信号CDN启用第一鉴相器32，且如果反馈时钟信号FCLK的相位先于延时时钟信号DCLK，则产生第二上升信号FUP，以及如果延时时钟信号DCLK的相位先于反馈时钟信号FCLK，则产生第二下降信号FDN。

如果延时器DL2的输出信号为高电平，且延时时钟信号DCLK为低电平时，锁存器LA1产生一低电平信号e和一高电平信号f，且如果延时器DL2的输出信号为低电平，且延时时钟信号DCLK为高电平时，则产生一高电平信号e和一低电平信号f。如果信号e和第一下降信号CDN都为高电平时，NAND门NA6和NA7分别反相并输出信号e和f。即，如果信号e和f分别为低电平和高电平时，则产生一高电平信号和一低电平信号，且如果信号e和f分别为高电平和低电平时，则产生一低电平信号和一高电平信号。锁存器LA3执行与锁存器LA1同样的操作，以产生第二下降信号FDN和第二上升信号FUP。

图4是表示图2延时锁定环路的第一计数器的电路图。第一计数器包括m个计数单元40-1至40-m以及一NMOS晶体管N5，且m个计数单元40-1至40-m每个包括由一NAND门NA14和一反相器I3组成的一锁存器LA5、一反相器I4、以及NMOS晶体管N1至N4。

图4中，启用信号EN为一信号，当施加电源电压时，其变为高电平，且C11至C1m表示一m位第一控制信号CON1。

下面解释图4中第一计数器的操作。

如果初始时施加一低电平启用信号EN，则计数输出信号C11至C1m维持低电平。之后，如果施加电源电压从而产生一高电平启用信号EN，则m个计数单元40-1至40-m的NMOS晶体管N4导通。在该状态下，如果施加高电平的第一个第一上升信号CUP，则计数单元40-1的NMOS晶体管N3导通，从而一节点x成为低电平。反相器I4反相节点x处的低电平信号，以产生一高电平的第一控制信号C11。锁存器LA5锁存节点x处的低电平信号，从而一节点y成为高电平。因此，计数单元40-2的NMOS晶体管N4导通。此时，剩余计数单元40-3至40-m的NMOS晶体管N4维持截止状态。

在该状态下，如果施加高电平的第二个第一上升信号CUP，则每个计数单元40-1和40-2的NMOS晶体管N3导通，从而节点x成为低电平。反相器I4反相节点x处的低电平信号，以产生高电平的第一控制信号C11和C12。锁存器LA5锁存节点x处的低电平信号，从而一节点y成为高电平。因此，计数单元40-2和40-3的NMOS晶体管N4导通。此时，剩余计数单元40-4至40-m的NMOS晶体管N4维持截止状态。

按上述方式，每当第一上升信号CUP变为高电平时，第一计数器14将高电平的第一控制信号C11至C1m的位数增加一位。即，第一计数器14按″0...000″，″0...001″，″0...011″，...，″1...111″的顺序改变第一控制信号C11至C1m。

如果在第一控制信号C11至C1m为″0...011″的状态下，第一下降信号CDN变为高电平，NMOS晶体管N5导通，从而将一低电平施加到m个计数单元40-1至40-m的NMOS晶体管N1，因此NMOS晶体管N1截止。因此，计数单元40-1至40-m维持一由锁存器LA5锁存的信号，这样使第一控制信号C11至C1m维持为″0...011″。

图4的第一计数器在将m个计数单元40-1至40-m的NMOS晶体管N1和N2去除的另一结构中可执行同样的操作，因此第一计数器结构中可不包括NMOS晶体管N1和N2。

图5是表示图2延时锁定环路的第二计数器的电路图。图5的第二计数器包括n个计数单元50-1至50-n。每个计数单元50-1至50-2/n包括由一NAND门NA15和一反相器I5组成的一锁存器LA6、以及NMOS晶体管N1至N5。每个计数单元50-(2/n+1)至50-n包括由一NAND门NA14和一反相器I3组成的一锁存器LA5、以及NMOS晶体管N1至N5。

图5中，对计数单元50-(2/n+1)至50-n的锁存器LA5加以配置，以将NMOS晶体管N5添加到图4的m个计数单元40-1至40-m结构之中，并对计数单元50-1至50-2/n的锁存器LA6加以配置，以将构成图4的m个计数单元40-1至40-m的锁存器LA5的NAND门NA14和反相器I3相反方向连接，且添加NMOS晶体管N5。

下面解释图5中第二计数器的操作。

如果初始时施加一低电平启用信号EN，则计数输出信号C21至C2(2/n)维持高电平，且计数输出信号C2(2/n)至C2n维持低电平。之后，如果施加电源电压从而产生一高电平的启用信号EN，n个计数单元50-1至50-n的NMOS晶体管N4导通，且如果产生高电平的第一下降信号CDN，则NMOS晶体管N5导通，从而使能n个计数单元50-1至50-n的计数操作。在该状态下，如果施加高电平的第一个第二上升信号FUP，计数单元50-(2/n+1)的NMOS晶体管N3导通，从而一节点x成为低电平。反相器I4反相节点x处的低电平信号，以产生一高电平的第二控制信号C2(2/n+1)。锁存器LA5锁存节点x处的低电平信号，从而一节点y成为高电平。因此，计数单元50-(2/n+2)的NMOS晶体管N4导通。此时，剩余计数单元50-(2/n+3)至50-n的NMOS晶体管N4维持截止状态。

在该状态下，如果施加高电平的第二个第二上升信号FUP，则计数单元50-1至50-(2/n+3)产生高电平的第二控制信号C21至C2(2/n+3)，且计数单元50-(2/n+4)至50-n产生低电平的第二控制信号C2(2/n+4)至C2n。

在该状态下，如果施加高电平的第一个第二下降信号FDN，则计数单元50-1至50-(2/n+2)产生高电平的第二控制信号C21至C2(2/n+2)，且计数单元50-(2/n+3)至50-n产生低电平的第二控制信号C2(2/n+3)至C2n。

按上述方式，每当第二上升信号FUP变为高电平时，则第二计数器16将高电平的第二控制信号C21至C2n的位数增加一位。即，如果连续产生第二上升信号FUP，则第二计数器16按″0...0001...1″，″0...11...1″，″0...111...1″的顺序改变第二控制信号C21至C2n。同样，每当第二下降信号FDN变为高电平时，第二计数器16将高电平的第二控制信号C21至C2n的位数减少一位。即，如果连续产生第二下降信号FDN，则第二计数器16按″0...0111...1″，″0...0011...1″，″0...0001...1″的顺序改变第二控制信号C21至C2n。

图6是表示图2的延时锁定环路的延时单元的框图。图6的延时单元包括一缓冲器BUF、一第一延时电路60、以及一第二延时电路62。第一延时电路60包括NMOS晶体管N71至N7m以及电容器C71至C7m，且第二延时电路62包括NMOS晶体管N81至N8n以及电容器C81至C8n。

图6的延时单元为一电路，其接收时钟信号CLK0，以产生时钟信号CLK90。尽管未示出，其他延时单元有相同结构。

下面解释图6中延时单元的操作。

缓冲器BUF缓冲时钟信号CLK0。NMOS晶体管N71至N7m分别响应于m位第一控制信号C11至C1m导通，以分别将电容器C71至C7m连接到缓冲器BUF的输出端。NMOS晶体管N81至N8n分别响应于n位第二控制信号C21至C2n导通，以分别将电容器C81至C8n连接到缓冲器BUF的输出端。如果所有m位第一控制信号C11至C1m为高电平，则所有NMOS晶体管N71至N7m和N81至N8n导通，从而将所有电容器C71至C7m和C81至C8n连接到缓冲器BUF的输出端。因此，缓冲器BUF的输出端有最大电容。另一方面，如果m位第一控制信号C11至C1m和n位第二控制信号C21至C2n为低电平，则缓冲器BUF的输出端有最小电容。即，随着高电平的m位第一控制信号C11至C1m和n位第二控制信号C21至C2n的位数增加，缓冲器输出端的电容同样地增加，且缓冲器BUF的输出信号的延迟时间增加。

在图6延时单元的一个实施例中，n大于m，且每个电容器C71至C7m的容量大于每个电容器C81至C8n的容量。因此，初始时响应于m位第一控制信号C11至C1m对缓冲器BUF输出信号的延迟时间进行相对粗的控制，之后响应于n位第二控制信号C21至C2n进行精控制。

图7是表示图2延时锁定环路中混相器的电路图。图7的混相器包括PMOS晶体管P1至P4以及NMOS晶体管N9至N14。PMOS晶体管P1和P2构成一第一电流镜(current mirror)M1，PMOS晶体管P3和P4构成一第二电流镜M2，且NMOS晶体管N9和N10构成一第三电流镜M3。

图7中，启用信号EN为一信号，如果如图4那样施加电源电压时，其变为高电平。

下面解释图7中混相器的操作。

如果输入信号IN1和IN2从低电平变为高电平，且所有输入信号IN1B和IN2B从高电平变为低电平，则电流i3增加，且电流i2降低。因此，PMOS晶体管P1和P2开始截止，且PMOS晶体管P3和P4开始导通，从而电流i1开始降低，且电流i4开始增加。如果电流i1降低，则NMOS晶体管N9和N10开始截止，并最终截止。因此，输出信号OUT变为高电平。

即，电流i2和i3由输入信号IN1和IN2以及输入信号IN1B和IN2B控制，且电流i1和i4由电流i2和i3控制。因此，如果电流i4大于电流i1，则产生高电平的输出信号OUT，且如果电流i4小于电流i1，则产生低电平的输出信号OUT。

如果输入信号IN1和IN2为时钟信号CLK270和CLKB90，且输入信号IN1B和IN2B为时钟信号CLK90和CLKB270，则产生校正时钟信号CCLK90作为输出信号OUT，且如果输入信号IN1和IN2为时钟信号CLK90和CLKB270，且输入信号IN1B和IN2B为时钟信号CLK270和CLKB90，则产生校正时钟信号CCLK270作为输出信号OUT。如果输入信号IN1和IN2为时钟信号CLK180，且输入信号IN1B和IN2B为时钟信号CLKB180，则产生校正时钟信号CCLK0作为输出信号OUT，且如果输入信号IN1和IN2为时钟信号CLKB180，且输入信号IN1B和IN2B为时钟信号CLK180，则产生校正时钟信号CCLK180作为输出信号OUT。

图7的混相器产生电流i3和i2，从而将作为输入信号IN1和IN2施加的时钟信号的相位混合以抵消相位变化，并将作为输入信号IN1B和IN2B施加的时钟信号的相位混合以抵消相位变化，且还产生输出信号OUT，从而对混合时钟信号相位所产生的电流i3和i2被镜象以产生电流i4和i1。

图8是表示响应于本发明另一实施例的延时锁定环路的框图。图8的延时锁定环路包括分频器60和68、一鉴相器62、一充电泵64、延时电路66和70、以及一混相器72。延时电路66包括延时单元66-1至66-4，且延时电路70包括延时单元70-1至70-4。

下面解释图8中各部分的功能。

分频器60对外部施加的时钟信号CLK分频，并产生分频时钟信号DCLK。鉴相器62检测反馈时钟信号FCLK和分频时钟信号DCLK之间的相位差，且如果反馈时钟信号的相位先于分频时钟信号DCLK的相位，则产生一上升信号UP，如果分频时钟信号DCLK的相位先于反馈时钟信号的相位，则产生一下降信号DN。充电泵64执行泵操作，以响应于上升信号UP提升一电压Vc，并执行泵操作，以响应于下降信号DN降低一电压Vc。延时电路66接收一时钟信号CLK，并将一电压Vc用作延时单元66-1至66-4的电源电压，以便控制一延时时间以产生4个时钟信号CLK0、CLK90、CLK180和CLK270，其相互间相位差为90°。延时电路70接收一反相时钟信号CLKB，并将一电压Vc用作延时单元70-1至70-4的电源电压，以便控制一延时时间以产生4个时钟信号CLKB0、CLKB90、CLKB180和CLKB270，其相互间相位差为90°。分频器68对延时器66输出的时钟信号分频，以产生反馈时钟信号FCLK。混相器72接收时钟信号CLK0、CLK90、CLK180和CLK270以及反相时钟信号CLKB0、CLKB90、CLKB180和CLKB270，并按2个信号混合相应时钟信号和反相时钟信号，以产生校正的时钟信号CCLK0、CCLK90、CCLK180和CCLK270。

图1的延时锁定环路控制构成延时器18和22的延时单元的电容，以响应于一预定位的第一和第二控制信号改变延时时间，而图8的延时锁定环路控制施加到构成延时器66和70的延时单元的电源电压，以响应于一电压Vc改变延时时间。

本发明的延时锁定环路接收外部施加的时钟信号和反相时钟信号，以产生具有不同相位差的多个时钟信号和多个反相时钟信号，并混合相应时钟信号和反相时钟信号，以抵消由于电源电压变化而出现的瞬时相位变化。因此，本发明的延时锁定环路可产生多个校正时钟信号，其具有精确的相位差90°。

图9是表示包具有本发明的延时锁定环路的半导体存储器的框图。图9的半导体存储器包括一存储单元阵列100、一并串转换电路102、一数据输出缓冲器104、一延时锁定环路106、一输出数据选通信号产生电路108、以及一输出数据选通信号缓冲器110。

图9的半导体存储器的脉冲串长度为4，且响应于4个输出数据选通信号DQS1至DQS4，每次输出4位输出数据DQ1至DQ4。

下面解释图9中各部分的功能。

在读取操作期间，存储单元阵列100输出16位数据。并串转换电路102将16位并行数据转换成4位串行数据并输出该串行数据。数据输出缓冲器104接收4位串行数据，并响应于各自的数据选通信号DQS1至DQS4，按顺序输出输出数据DQ1至DQ4。延时锁定环路106接收时钟信号CLK和反相时钟信号CLKB，并输出4个校正时钟信号CCLK0、CCLK90、CCLK180和CCLK270。输出数据选通信号产生电路108将4个校正的时钟信号CCLK0、CCLK90、CCLK180和CCLK270按2个进行组合，以输出4个数据选通信号DQS1至DQS4。例如，数据选通信号DQS1是通过将校正的时钟信号CCLK0和CCLK270“与”产生的，数据选通信号DQS2是通过将校正的时钟信号CCLK0和CCLK90“与”产生的，数据选通信号DQS3是通过将校正的时钟信号CCLK90和CCLK180“与”产生的，且数据选通信号DQS4是通过将校正时钟信号CCLK180和CCLK270“与”产生的。输出数据选通信号缓冲器110缓冲4个输出数据选通信号DQS1至DQS4，以产生输出数据选通信号DQSO1至DQSO4。

在图9的半导体存储器中采用与图2或图8有关的上述延时锁定环路，以产生相互间有精确相位差90°的4个校正时钟信号，并组合4个校正时钟信号，以产生4个稳定的数据选通信号。

上面已描述与产生4个时钟信号的一延时锁定环路结构有关的本发明实施例，可是本发明同样适用于产生5个或更多时钟信号的一延时锁定环路。

如前所述，本发明的延时锁定环路通过相位混合来抵消由电源电压变化所产生的相位变化(噪声)，以产生相互间有精确相位差的多个时钟信号。此外，具有本发明延时锁定环路的半导体存储器在读取操作期间可产生输出数据选通信号，其有精确的相位差。

尽管参照其中的优选实施例对本发明作了特别的展示和描述，本领域的技术人员应理解可作形式和细节上的不同变化而不偏离如权利要求中所定义的本发明实质和范围。