基于预编码的并行卷积LDPC码的编码器及其快速编码方法

摘要

本发明公开了一种基于预编码的并行卷积LDPC码的编码方法。该方法通过设计并行卷积LDPC码编码器实现对并行卷积LDPC码的编码，并获得所述LDPC码的校验矩阵H。其编码过程是：首先将信息序列分组存入存储器中，把存储器中的信息序列通过不同的随机交织器交织后送入对应的模2和运算器进行预编码，然后将预编码得到的校验比特分别送入不同的递归卷积编码器进行卷积编码，最后将卷积编码器输出的校验比特和存储器中的信息比特重组生成一个码率为R＝M/(M+N)、码长为(M+N)L的并行卷积LDPC码字。本发明在能保证性能的前提下，实现高速编码，且所需要的存储空间较低，设计和应用比较灵活，可用于快速数据传输的有效编码。

说明书

技术领域

本发明属于通信领域，涉及编码技术，具体地说是一种基于预编码的并行卷积低密度校验码LDPC的快速编码方法，适用于快速数据传输的有效编码。

背景技术

在现代数字通信系统中，为保证各种数据能够可靠、有效地传输，往往要利用纠错编码技术。近年来，随着无线数字通信的发展及各种高速率数据业务的出现，研究并利用纠错编码技术就显得越来越重要。

理论研究表明：低密度校验码LDPC长码的性能超过Turbo码，已接近香农限，同时具有线性译码复杂度，适用于高速数据传输。美国科学家Gallager在上世纪六十年代初发明了LDPC码，由于受到当时硬件水平的限制并没有得到应用。后来，随着大规模集成电路技术的发展，LDPC码从理论研究逐渐进入了实用发展的阶段。

LDPC码是一类线性分组码，由其校验矩阵H中只有极少数为非零元素的特点而命名。图1给出码长为8，行重为2，列重为4的(8，2，4)LDPC码的校验矩阵和因子图。图1.a为校验矩阵，图1.b为校验矩阵对应的因子图，校验矩阵中元素1的位置对应于因子图中变量节点和校验节点的连接关系。在因子图中连接变量节点和校验节点的闭合路径构成环，在一个环中，边的数目称为环长。图1中虚线部分表示的环长为4，也就是图1(8，2，4)LDPC码的最小环长。

目前，LDPC码的主要研究内容是如何设计随机性强、最小环长相对较大且易于实现编码的LDPC编码方法。

美国学者Shannon的信道编码定理说明：随机性在信道编码中有其重要的作用，而在和积译码算法的迭代过程中，由于环路造成的迭代信息的非独立性，使译码无法达到最优化，所以随机性和环长二者是影响中短码长LDPC码的主要因素。最近，瑞典学者HU Xiao-Yu等人提出了一种用PEG算法搜索出来的LDPC码，简称为PEG码。虽然中短码长的PEG码的性能优于随机构造的LDPC码，但PEG算法并没有考虑LDPC码的快速编码实现问题。

在现有LDPC码的编码过程中，如果直接采用信息比特与生成矩阵相乘的方法，则编码复杂度为o(n²)，这种复杂度在中长码时，会造成编码的很大时延。目前常用的解决方法是采用具有下三角结构的稀疏校验矩阵直接编码，其复杂度为o(n)。为进一步避免校验矩阵结构的限制带来的性能损失，美国学者Richardson和Urbanke等人通过行列交换将校验矩阵转化为下三角结构进行编码，其复杂度仍为n+δo(n²)，其中δ＜＜1。

可见，上述编码方法均存在复杂度高，编码时延大的问题。

发明的内容

本发明的技术方案是提供一种基于预编码的并行卷积LDPC码的编码器及其快速编码方法，以解决上述编码方法复杂度高，编码时延大的问题。

本发明的技术方案是这样实现的：

本发明的技术思路是设计并行卷积LDPC码编码器，由该编码器进行并行卷积LDPC码的编码，并获得所述LDPC码的校验矩阵H。

本发明的并行卷积LDPC码编码器包括：信息分组单元、信息预编码单元、卷积编码单元和信息重组单元，其中：

信息分组单元，用于实现信息流串并转换，即将一个信息流变换成M个并行子信息流，每个子信息流的长度为L，M＞1，L＞1；

信息预编码单元，用于实现并行卷积LDPC码的第一校验矩阵Hπ，即用于完成基于LDPC码第一校验矩阵Hπ的模2求和。该信息预编码单元包括存储器、交织器和模2加法器，其中存储器的个数等于并行子信息流的个数，即等于M，每个存储器对应个随机交织器，模2加法器的个数等于R是并行卷积LDPC码的码率；

卷积编码单元，用于实现并行卷积LDPC码的第二校验矩阵H′，即用于完成基于LDPC码第二校验矩阵H′的模2求和。该单元包括N个卷积编码器， $>>N>=>>M>R>>->M>;>>>$

信息重组单元，用于完成信息流和编码器产生的校验比特流的并串转换。

利用上述编码器实现并行卷积LDPC码的编码方法，按如下过程进行：

首先，通过信息分组单元将信息比特进行分组，得到M个并行的子信息流，每个子信息流对应存入一个存储器中，且每个子信息流中包含L个比特，M＞1，L＞1；

然后，通过信息预编码单元将每组存储器中的信息流经过不同的随机交织器交织后，分别送入不同的模2加法器进行预编码，并由该信息预编码单元实现并行卷积LDPC码的第一校验矩阵H_π；

其次，通过卷积编码单元将每个模2加法器的输出比特分别送入对应的卷积码编码器进行编码，并由该卷积编码单元实现并行卷积LDPC码的第二校验矩阵H′；

最后，通过信息重组单元将N个卷积码编码器输出的校验比特与存储器中的信息比特重组生成一个码率为R＝M/(M+N)、码长为(M+N)L的并行卷积LDPC码字，即用[(M+N)L，M，M+N]表示。

上述编码方法，其中由信息预编码单元实现并行卷积LDPC码的第一校验矩阵H_π，按如下过程进行：

首先，根据存储器的个数M和并行卷积LDPC码的码率R，确定每组存储器中采用的随机交织器的个数为：

然后，采用随机方式或伪随机序列生成交织器，并对第一校验矩阵H_π进行优化；

最后，将每个存储器的第一个交织器的输出序列送入第一个模2加法器₁，将每个存储器的第二个交织器的输出序列送入第二个模2加法器₂，依次类推，直至将每个存储器的第N个交织器的输出序列送入第N个模2加法器_N，最后得到第一校验矩阵H_π为

式中，π_i，j表示第i个存储器中的第j个交织器，I_πi，j表示由交织器π_i，j确定的L×L维单位交织阵，i＝1，2，…，M，j＝1，2，…，N， $>>N>=>>M>R>>->M>>>为每个存储器中包含的交织器的个数，M为存储器的个数，R为并行卷积LDPC码的码率。$

上述编码方法，其中由卷积编码单元实现并行卷积LDPC码的第二校验矩阵H′的过程如下：

首先，采用递归形式确定每个卷积码的编码形式，每个卷积码的码率为1；

然后，确定卷积编码器的递归多项式，即选用1/(1+D+D³)或1/(1+D+D⁴)作为递归多项式，D表示第一个移位寄存器的输出，D³表示第三个移位寄存器的输出，D⁴表示第四个移位寄存器的输出，最终得到第二校验矩阵H′为：

式中，H_C由其中一个卷积编码器的递归多项式确定。

上述编码方法，其中由信息预编码单元实现并行卷积LDPC码第一校验矩阵H_π的过程中，利用伪随机序列生成交织器对第一校验矩阵H_π进行优化，按如下过程进行：

(1)根据存储器长度L取值确定迦罗华域GF(2)上的一个扩域GF(2ⁿ)，满足L＝2ⁿ-2：

(2)选择GF(2ⁿ)上的一个本原多项式p(x)，构成除法电路，若选定一本原元α，给该电路设初值α⁰＝(100，…，00)，电路右移一位相当于序列乘一次α，依次向右移位可得到扩域GF(2ⁿ)上的所有元素α，α²，…，α^2n-1，α⁰；

(3)选择扩域GF(2ⁿ)上的M×N个本原元 $>>>\beta >1,1>>=>>\alpha >>\gamma >1.1>>>,>>\beta >1,2>>=>>\alpha >>\gamma >1.2>>>,>·>·>·>,>>\beta >>1>,>N>>>=>>\alpha >>\gamma >>1>.>S>>>>,>>>$

$>>·>·>·>,>>\beta >>M>,>N>>>=>>\alpha >>\gamma >>M>.>S>>>>,>>>其中\gamma$_i，j满足gcd(γ_i，j，2ⁿ-1)＝1；

(4)构造2ⁿ-1阶单位交织阵I′_πi，j，该矩阵每行和每列只有一个1，矩阵I′_πi，j中的第t行第j列的元素用(t，s)表示，则(t，s)位置上元素取值方法为：选 $>sup>>\beta >>i>,>j>>0sup>>=>>(>100>,>·>·>·>,>00>)>>>>作为除法电路的初值，当t等于节拍数，s等于移存器内容所对应的十进制数值减1时，I\prime$_πi，j中(t，s)位置上对应的元素为1，其它位置为0；

(5)将上述I′_πi，j中的第0行第0列删除得到I_πi，j，利用所有I_πi，j即可得到所有可供选择的第一校验矩阵；

(6)从满足条件的所有H_π中再进行搜索，得到最小环长比较大的第一校验矩阵Hπ。

上述编码方法，其中由信息预编码单元决定并行卷积LDPC码的第一校验矩阵H_π的过程中，利用随机方法生成交织器对第一校验矩阵H_π进行优化的过程为：

(1)任意产生M+N-1个长为L的随机交织器，随机置入下式中的第一行和第一列中

$>\begin{array}{}>>>>\pi >1,1>>>>>\pi >2,1>>>>·>>>·>>>·>>>>\pi >>M>,>1>>>>>>>>\pi >1,2>>>>>\pi >2,2>>>>·>>>·>>>·>>>>\pi >>M>,>2>>>>>>>·>>>·>>>>>>·>>>>>>·>>>>>·>>>·>>>>>>·>>>>>>·>>>>>·>>>·>>>>>>·>>>>>>·>>>>>>\pi >>1>,>N>>>>>>\pi >>2>,>N>>>>>·>>>·>>>·>>>>\pi >>M>,>N>>>>>>>>③\end{array}$

其中，π_i，j表示第i个存储器中的第j个交织器，i＝1，2，…，M，j＝1，2，…，N， $>>N>=>>M>R>>->M>>>为每个存储器中包含的交织器的个数，M为存储器的个数，R为并行卷积LDPC码的码率。$

(2)搜索确定③式中的其余M×N-(M+N-1)个随机交织器，得到具有较大的最小环长的第一校验矩阵H_π。

上述编码方法，将其第一校验矩阵H_π和第二校验矩阵H′，通过级连则可形成并行卷积LDPC码的校验矩阵H，即

式中，H_c由其中一个卷积编码器的递归多项式确定，π_i，j表示第i个存储器中的第j个交织器，I_πi，j表示由交织器π_i，j确定的L×L维单位交织阵，0表示L×L维的全零矩阵，i＝1，2，…，M，j＝1，2，…，N，M是存储器的个数， $>>N>=>>M>R>>->M>,>>>R是并行卷积LDPC码的码率。$

本发明由于采用卷积编码器实现并行卷积LDPC码的编码，因而减小了编码复杂度，可有效增加编码速度；同时由于本发明采用交织器对所述LDPC码校验矩阵进行优化，使码的随机性有了很大提高。

附图说明

图1是现有(8，2，4)LDPC码的校验矩阵及因子图

图2是本发明基于预编码的规则并行卷积LDPC码编码器图

图3是本发明基于预编码的(756，3，6)规则并行卷积LDPC码编码器图

图4是本发明7阶最大线性移存器电路图

图5是本发明基于预编码的(3060，3，6)规则并行卷积LDPC码编码器图

图6是本发明并行卷积LDPC码的性能曲线图

具体实施方式

以下参照附图对本发明作进一步详细描述。

参照图2，本发明的编码器包括信息分组、信息预编码、卷积编码和信息重组四个单元，其中：

信息分组单元，用于实现信息流串并转换，即将一个信息流变换成M个并行子信息流，每个子信息流的长度为L，得到的所有M个子信息流分别送入对应的存储器，以进行信息预编码单元的预编码运算；

信息预编码单元，用于实现第一校验矩阵H_π，该信息预编码单元包括存储器、交织器和模2加法器，其中存储器的个数等于并行子信息流的个数M，每个存储器对应个随机交织器，模2加法器的个数等于R是并行卷积LDPC码的码率。存储器1中的第一个交织器用π_1，1表示，存储器1中的第2个交织器用π_1，2表示，依此类推，存储器1的第N个交织器用π_1，N表示；存储器2中的第一个交织器用π_2，1表示，存储器2中的第二个交织器用π_2，2表示，依此类推，存储器2中的第N个交织器用π_2，N表示， $>>N>=>>M>R>>->M>.>>>交织器的输出序列送入不同的模2加法器进行求和，即每个存储器中的第一个交织器的输出序列送入第一个模2加法器$₁进行模2加法运算，每个存储器中的第2个交织器的输出序列送入第二个模2加法器₂进行模2加法运算，依此类推，第每个存储器中的第N个交织器的输出序列送入第N个模2加法器_N进行模2加法运算，所有模2加法器的输出将送入卷积编码单元进行卷积编码。

卷积编码单元，包括N个卷积编码器，用于实现第二校验矩阵H′，即完成对LDPC码第二校验矩阵H′的模2求和。该单元根据收到的预编码单元输出比特进行卷积编码：卷积编码器1接收第一个模2加法器₁的输出，并进行卷积编码，卷积编码器2接收第二个模2加法器₂的输出，并进行卷积编码，依此类推，卷积编码器N接收第N个模2加法器_N的输出，并进行卷积编码。

信息重组单元，用于完成信息流和卷积编码器产生的校验比特流的并串转换，从而生成并行卷积LDPC码的一个码字。

实施例一

参照图3，本实施例是(756，3，6)并行卷积LDPC码的编码器设计及编码过程，并通过伪随机方式设计交织器来优化第一校验矩阵H_π。

1.编码器的结构与功能

该编码器包括信息分组单元、信息预编码单元、卷积编码单元和信息重组单元，各单元的构成与作用如下：

(1)信息分组单元，用于实现信息流串并转换，即将一个信息流变换成M＝3个并行子信息流，每个子信息流长度L＝126，得到的所有3个子信息流分别送入对应的存储器，以进行信息预编码单元的预编码运算。

(2)信息预编码单元，用于实现第一校验矩阵H_π，该信息预编码单元包括存储器、交织器和模2加法器三种器件，其中存储器的个数等于并行子信息流的个数，即等于3，每个存储器对应3个随机交织器，模2加法器的个数等于3。存储器1中的第一个交织器用π_1，1表示，存储器1中的第2个交织器用π_1，2，存储器1的第3个交织器用π_1，3表示，存储器2中的第一个交织器用π_2，1表示，存储器2中的第二个交织器用π_2，2表示，存储器2中的第3个交织器用π_2，3表示，存储器3中的第一个交织器用π_3，1表示，存储器2中的第二个交织器用π_3，2表示，存储器3中的第3个交织器用π_3，3表示。交织器的输出序列送入不同的模2加法器进行求和，即每个存储器中的第一个交织器的输出序列送入第一个模2加法器₁进行求和，每个存储器中的第2个交织器的输出序列送入第二个模2加法器₂进行求和，每个存储器中的第3个交织器的输出序列送入第3个模2加法器₃进行求和，所有模2加法器的输出将送入卷积编码单元进行卷积编码。

(3)卷积编码单元，该单元包括三个卷积编码器，用于实现第二校验矩阵H′，即完成对LDPC码第二校验矩阵H′的模2求和。该单元根据收到的预编码单元输出比特进行卷积编码：卷积编码器1接收第一个模2加法器₁的输出，并进行卷积编码，卷积编码器2接收第二个模2加法器₂的输出，并进行卷积编码，卷积编码器3接收第3个模2加法器₃的输出，并进行卷积编码。其中，每一个卷积编码器包括一个模2加法器和四个移位寄存器单元D₁，D₂，D₃和D₄，该四个移位寄存器单元的初始值均为零，利用每个卷积编码器进行编码过程是：该卷积编码器中的模2加法器对信息预编码单元中对应模2加法器的输出以及移位寄存器单元D₁和D₄的输出进行模2求和，并将移位寄存器D₃的存储值送入移位寄存器D₄，将移位寄存器D₂的存储值送入移位寄存器D₃，将移位寄存器D₁的存储值送入移位寄存器D₂，将上述模2求和得到的结果存入移位寄存器D₁，最后将每个卷积编码器中的模2求和的结果送入信息重组单元。

(4)信息重组单元，将信息流和卷积编码器产生的校验比特流进行并串转换，从而生成(756，3，6)并行卷积LDPC码的一个码字。

2.利用编码器进行编码的过程

(1)通过信息分组单元将信息比特进行分组，得到3个并行的子信息流，每个子信息流对应存入一个存储器中，且每个子信息流中包含126个比特；

(2)通过信息预编码单元将每组存储器中的信息流经过3个不同的随机交织器交织，并将每个存储器的第一个交织器的输出序列送入第一个模2加法器₁进行求和，将每个存储器的第二个交织器的输出序列送入第二个模2加法器₂进行求和，将每个存储器的第三个交织器的输出序列送入第三个模2加法器₃进行求和，并按如下过程实现LDPC码的第一校验矩阵H_π：

1)根据存储器的个数M＝3和并行卷积LDPC码的码率R＝1/2，确定每组存储器中采用的随机交织器的个数为 $>>>M>R>>->M>=>3>;>>>$

2)采用伪随机序列生成交织器，对第一校验矩阵H_π进一步进行优化；

3)交织器的输出序列送入不同的模2加法器进行求和，即将每个存储器的第一个交织器的输出序列送入第一个模2加法器₁进行求和，将每个存储器的第二个交织器的输出序列送入第二个模2加法器₂进行求和，将每个存储器的第三个交织器的输出序列送入第3个模2加法器₃进行求和，最后得到第一校验矩阵H_π为：

$>>>H>\pi >>=>\begin{array}{}>>>>I>>\pi >1.1>>>>>>I>>\pi >2.1>>>>>>I>>\pi >3.1>>>>>>>>I>>\pi >1.2>>>>>>I>>\pi >2.2>>>>>>I>>\pi >3.2>>>>>>>>I>>\pi >1.3>>>>>>I>>\pi >2.3>>>>>>I>>\pi >3.3>>>>>>>.>>>④\end{array}$

对上述产生的第一校验矩阵H_π可通过伪随机方式进一步优化：

①根据存储器长度L＝126确定迦罗华GF(2)上的一个扩域GF(2⁷)，满足L＝2⁷-2＝126；

②选择扩域GF(2⁷)上的一个本原多项式p(x)＝x⁷+x³+1，构成除法电路，如图4所示。利用图4电路可产生GF(2⁷)上所有元素，选定一本原元α，给电路设初值α⁰＝(1000000)，并将电路右移一位，即相当于序列乘一次α，依次向右移位可得到扩域GF(2⁷)上的所有元素α，α²，…，α¹²⁶，α⁰，类似地，选定另一个本原元β＝α⁵，给电路设初值β⁰＝(1000000)，电路右移一位相当于序列乘一次β，依次向右移位可得到扩域GF(2⁷)上的所有元素β，β²，β¹²⁶，β⁰，表1给出了分别以α和β＝α⁵为本原元产生的GF(2⁷)上的所有元素；

③选择扩域GF(2⁷)上的9个本原元 $>>>\beta >1,1>>=>>\alpha >>\gamma >1.1>>>,>>\beta >1,2>>=>>\alpha >>\gamma >1.2>>>,>>\beta >1,3>>=>>\alpha >>\gamma >1.3>>>,>·>·>·>,>>\beta >3.3>>=>>\alpha >>\gamma >3.3>>>,>>>其中\gamma$_i，j满足gcd(γ_i，j，2⁷-1)＝1，选择的9个本原元为β_1，1＝α⁴²，β_1，2＝α⁵⁶，β_1，3＝α⁴⁶，β_2，1＝α⁹¹，β_2，2＝α³⁰，β_2，3＝α¹¹，α_3，1＝α⁵，α_3，2＝α¹⁰⁹和β_3，3＝α¹³；

④造2⁷-1阶单位交织阵I′_πi，j，该矩阵每行和每列只有一个1，矩阵I′_πi，j中的第t行第s列的元素用(t，s)表示，该(t，s)位置上元素取值为：选 $>sup>>\beta >>i>,>j>>0sup>>=>>(>1000000>)>>>>作为移存器电路的初值，则当t等于节拍数，s等于移存器内容所对应的十进制数值减1时，I\prime$_πi，j中(t，s)位置上对应的元素为1，其它位置为0；

⑤上述I′_πi，j中的第0行第0列删除得到I′_πi，j，利用所有9个I′_πi，j即可得到实施例1中最小环长为12的第一校验矩阵H_π。

                                                          表1  以p(x))＝x⁷+x³+1为模的GF(2⁷)的元素表

 节拍              移存器内容  GF(2⁷)   元素 十进制  表示                       移存器内容  GF(2⁷)   元素 十进制  表示  D₁  D₂  D₃  D₄  D₅  D₆  D₇  D₁  D₂  D₃  D₄  D₅  D₆  D₇  0  1  0  0  0  0  0  0  α⁰＝1  1  1  0  0  0  0  0  0  β⁰＝1  1  1  0  1  0  0  0  0  0  α¹  2  0  0  0  0  0  1  0  β¹＝α⁵  32  2  0  0  1  0  0  0  0  α²  4  0  0  0  1  0  0  1  β²＝α¹⁰  72  3  0  0  0  1  0  0  0  α³  8  1  1  0  1  0  0  0  β³＝α¹⁵  11  4  0  0  0  0  1  0  0  α⁴  16  0  1  0  0  1  1  1  β⁴＝α²⁰  114  …                   …  …  …                            …  …  …  125  0  1  0  0  0  1  0  α¹²⁵  34  0  0  1  1  0  0  1  β¹²⁵＝α¹²³  76  126  0  0  1  0  0  0  1  α¹²⁶  68  0  1  0  0  0  1  0  β¹²⁶＝α¹²⁵  34  127  1  0  0  0  0  0  0  α¹²⁷＝1  1  1  0  0  0  0  0  0  β¹²⁷＝1  1

(3)通过卷积编码单元将每个模2加法器的输出比特分别送入对应的卷积码编码器进行编码，并按如下过程实现LDPC码的第二校验矩阵H′：

1)确定卷积编码单元中采用的卷积编码形式为递归卷积器；

2)采用递归多项式为1/(1+D+D⁴)的卷积编码器，该递归多项式表示卷积编码器中含有四个移位寄存器，D表示第一个移位寄存器的输出，D⁴表示第四个移位寄存器的输出，最后，得到第二校验矩阵H′为：

$>>>H>\prime >>=>\begin{array}{}>>>>H>c>>>>0>>>0>>>>>0>>>>H>c>>>>0>>>>>0>>>0>>>>H>c>>>>>>>>⑤\end{array}$

其中，H_c的表达式为

$>>>>>H>c>>=>\begin{array}{}>>>1>>>>>>>>>>>>>>>>>>>>>>>>>>>1>>>1>>>>>>>>>>>>>>>>>>>>>>>>>0>>>1>>>1>>>>>>>>>>>>>>>>>>>>>>>0>>>0>>>1>>>1>>>>>>>>>>>>>>>>>>>>>1>>>0>>>0>>>1>>>1>>>>>>>>>>>>>>>>>>>>>1>>>0>>>0>>>1>>>1>>>>>>>>>>>>>>>>>>>>>·>>>>>·>>>>>·>>>>>>>>>>>>>>>>>>>·>>>>>·>>>>>·>>>>>>>>>>>>>>>>>>>·>>>>>·>>>>>·>>>>>>>>>>>>>>>>>>>·>>>>>·>>>>>·>>>>>>>>>>>>>>>>>>>·>>>>>·>>>>>·>>>>>>>>>>>>>>>>>>>·>>>>>·>>>>>·>>>>>>>>>>>>>>>>>>>>>>>>>>>>>>>>1>>>0>>>0>>>1>>>1>>>>>>>L>\times >L>>>.>>>\end{array}$

将上述第一校验矩阵H_π与第二校验矩阵H′级连就可得到本发明并行卷积LDPC码的校验矩阵H。

(4)通过信息重组单元将3个卷积码编码器输出的校验比特与存储器中的信息比特重组生成一个码率为R＝1/2、码长为756的LDPC码字。

实施例二

参照图5，本实施例是(3060，3，6)并行卷积LDPC码的编码器设计及编码过程，并通过随机方式设计交织器来优化第一校验矩阵H_π。

1.编码器的结构与功能

该编码器包括信息分组单元、信息预编码单元、卷积编码单元和信息重组单元，各单元的构成与作用如下：

(1)信息分组单元，将一个信息流变换成M＝3个并行子信息流，每个子信息流长度L＝510。

(2)信息预编码单元，包括存储器、交织器和模2加法器，其中存储器的个数等于并行子信息流的个数，即等于3，每个存储器对应3个随机交织器，模2加法器的个数等于3。存储器1中的第一个交织器用π_1，1表示，存储器1中的第2个交织器用π_1，2，存储器1的第3个交织器用π_1，3表示，存储器2中的第一个交织器用π_2，1表示，存储器2中的第二个交织器用π_2，2表示，存储器2中的第3个交织器用π_2，3表示，存储器3中的第一个交织器用π_3，1表示，存储器2中的第二个交织器用π_3，2表示，存储器3中的第3个交织器用π_3，3表示。交织器的输出序列送入不同的模2加法器进行求和，即每个存储器中的第一个交织器的输出序列送入第一个模2加法器₁进行求和，每个存储器中的第2个交织器的输出序列送入第二个模2加法器₂进行求和，每个存储器中的第3个交织器的输出序列送入第3个模2加法器₃进行求和，每个模2加法器的输出将送入卷积编码单元进行卷积编码。

(3)卷积编码单元，该单元包括三个卷积编码器，用于实现第二校验矩阵H′，即完成对LDPC码第二校验矩阵H′的模2求和。该单元根据收到的预编码单元输出比特进行卷积编码：卷积编码器1接收第一个模2加法器₁的输出，并进行卷积编码，卷积编码器2接收第二个模2加法器₂的输出，并进行卷积编码，卷积编码器3接收第3个模2加法器₃的输出，并进行卷积编码。其中，每一个卷积编码器包括一个模2加法器和三个移位寄存器单元D₁，D₂和D₃，该三个移位寄存器单元的初始值均为零，利用每个卷积编码器进行编码过程是：该卷积编码器中的模2加法器对信息预编码单元中对应模2加法器的输出以及移位寄存器单元D₁和D₃的输出进行模2求和，并将移位寄存器D₂的存储值送入移位寄存器D₃，将移位寄存器D₁的存储值送入移位寄存器D₂，将上述模2求和得到的结果存入移位寄存器D₁，最后将每个卷积编码器中的模2求和的结果送入信息重组单元。

(4)信息重组单元，用于完成信息流和卷积编码器产生的校验比特流的并串转换，从而生成(3060，3，6)并行卷积LDPC码的一个码字。

2.利用编码器进行编码的过程

(1)通过信息分组单元将信息比特进行分组，得到M＝3个并行的子信息流，每个子信息流对应存入一个存储器中，且每个子信息流中包含L＝510个比特。

(2)通过信息预编码单元将每组存储器中的信息流经过3个不同的随机交织器交织，并将每个存储器中的第一个交织器的输出序列送入第一个模2加法器₁进行求和，将每个存储器中的第二个交织器的输出序列送入第二个模2加法器₂进行求和，将每个存储器中的第三个交织器的输出序列送入第三个模2加法器₂进行求和，并按如下过程实现并行卷积LDPC码的第一校验矩阵H_π：

1)根据存储器的个数M＝3和并行卷积LDPC码的码率R＝1/2，确定每组存储器中采用的随机交织器的个数为 $>>>M>R>>->M>=>3>;>>>$

2)采用随机方式生成交织器，对第一校验矩阵H_π进一步进行优化；

3)将每个存储器的第一个交织器的输出序列送入第一个模2加法器₁，将每个存储器的第二个交织器的输出序列送入第二个模2加法器₂，将每个存储器的第三个交织器的输出序列送入第3个模2加法器₃，最后得到第一校验矩阵H_π为：

$>>>H>\pi >>=>\begin{array}{}>>>>I>>\pi >1.1>>>>>>I>>\pi >2.1>>>>>>I>>\pi >3.1>>>>>>>>I>>\pi >1.2>>>>>>I>>\pi >>\pi >2.2>>>>>>>I>>\pi >3.2>>>>>>>>I>>\pi >1.3>>>>>>I>>\pi >>\pi >2.3>>>>>>>I>>\pi >3.3>>>>>>>.>>>\end{array}$

对上述产生的第一校验矩阵H_π可通过随机方式进一步优化：

①任意产生5个长为510的随机交织器，随机置入下式中的第一行和第一列，即π_1，1、π_1，2、π_1，3、π_2，1和π_3，1；

$>\begin{array}{}>>>>\pi >1,1>>>>>\pi >>2>,>1>>>>>>\pi >3,1>>>>>>>\pi >1,2>>>>>\pi >2,2>>>>>\pi >3,2>>>>>>>\pi >>1>,>3>>>>>>\pi >2,3>>>>>\pi >3,3>>>>>>>⑥\end{array}$

②通过搜索方法确定⑥式中的其余4个随机交织器，即π_2，2，π_2，3π_3，2和π_3，3，得到具有较大最小环长的第一校验矩阵H_π。

(3)通过卷积编码单元将每个模2加法器的输出比特分别送入对应的卷积码编码器进行编码，并按如下过程实现并行卷积LDPC码的第二校验矩阵H′：

1)确定卷积编码单元中采用的卷积编码形式为递归卷积器；

2)采用递归多项式为1/(1+D+D³)的卷积编码器，该递归多项式表示卷积编码器中含有三个移位寄存器，D表示第一个移位寄存器的输出，D³表示第四个移位寄存器的输出，最后，得到第二校验矩阵H′为：

$>>>H>\prime >>=>\begin{array}{}>>>>H>c>>>>0>>>0>>>>>0>>>>H>c>>>>0>>>>>0>>>0>>>>H>c>>>>>>>>\end{array}$

其中，H_c的表达式为

$>>>H>c>>=>>\begin{array}{}>>>1>>>>>>>>>>>>>>>>>>>1>>>1>>>>>>>>>>>>>>>>>0>>>1>>>1>>>>>>>>>>>>>>>1>>>0>>>1>>>1>>>>>>>>>>>>>>>·>>>·>>>·>>>·>>>>>>>>>>>>>·>>>·>>>·>>>·>>>>>>>>>>>>>·>>>·>>>·>>>·>>>>>>>>>>>>>>>>>>>1>>>0>>>1>>>1>>>>>>L>\times >L>>>.>>>\end{array}$

将第一校验矩阵H_π与第二校验矩阵H′级连就可得到本发明并行卷积LDPC码的校验矩阵H。

(4)通过信息重组单元将3个卷积码编码器输出的校验比特与存储器中的信息比特重组生成一个码率为R＝1/2、码长为3060的并行卷积LDPC码字。

本发明设计的(756，3，6)和(3060，3，6)两个并行卷积LDPC码的性能曲线如图6所示，同时图6给出了利用PEG方法构造的LDPC码的性能曲线。图6中左边两条曲线对应的是码长为3060的LDPC码的性能曲线，右侧的两条曲线对应的是码长为756的LDPC码的性能曲线。由图6可得到以下结论：

(1)当码长较短且误码率为10^-5时，本发明设计的并行卷积LDPC码的性能比采用PEG方法构造的LDPC码有约0.3dB的损失，这主要是由于PEG方法构造的LDPC码的突出特点消除了小环的影响；

(2)随着码长的增加，LDPC码受环的影响也逐渐降低，因而本发明所设计的码长为3060的并行卷积LDPC码的性能与采用PEG方法构造的LDPC码的性能几乎相当。