形成FinFET装置中的栅极以及薄化该FinFET装置的沟道区中的鳍的方法

摘要

一种制备FinFET装置(100)的方法包括在绝缘层(120)上形成鳍结构(210)。该鳍结构(210)包括导电鳍。该方法还包括形成源极/漏极区(220/230)并在鳍(210)上形成虚拟栅极(300)。可去除该虚拟栅极(300)，并可减小沟道区中的鳍(210)的宽度。该方法进一步包括沉积金属材料(1010)以取代所去除的虚拟栅极(300)。

说明书

技术领域

本发明涉及半导体装置及制备半导体装置的方法。本发明特别应用于双栅极装置(double-gate devices)。

背景技术

对超大规模集成半导体装置的高密度及性能的不断需求要求诸如栅极长度的设计特征小于100纳米(nm)，要求高可靠性及提高的生产率。将设计特征减小至100nm以下向传统的方法论提出了挑战。

例如，当传统的平面型金属氧化物半导体场效应晶体管(MOSFETs)的栅极长度按比例减小至100nm以下时，与短沟道效应有关的问题，诸如源极及漏极间的过量漏电(excessive leakage)，变得越来越难克服。此外，迁移率降低及许多过程方面的问题也使得难以将传统MOSFETs按比例减小以包含不断减小的装置特征。因此正在研发新型装置结构以改善FET性能并容许进一步按比例减小装置。

双栅极MOSFETs代表新的结构，该新的结构被认为是取代目前平面型MOSFETs的候选者。在双栅极MOSFETs内，可用两个栅极来控制短沟道效应。FinFET是近来新的双栅极结构，其展示出良好的短沟道行为。FinFET包括形成在垂直鳍(fin)内的沟道。可用类似于传统平面型MOSFETs的布线(layout)和过程技术来制备FinFET结构。

发明内容

与本发明相一致的实施例提供了形成FinFET装置中的栅极以及薄化(thinning)FinFET装置中的鳍的方法。可在沟道区中薄化鳍以减小在FinFET装置的那个区域中的鳍的宽度。

本发明的额外优点及其它特征将在如下的描述中部分地提及，对本领域普通技术人员在阅读下述之后部分地会显而易见或可从本发明的实践中学习到。可尤其如随附的权利要求所指出的那样来实现并获得本发明的优点及特征。

根据本发明，通过形成FinFET装置中的栅极的方法，可部分获得前述优点及其它优点。该方法包括在绝缘体上硅(SOI)晶片上沉积第一介电层，其中该SOI晶片包括位于绝缘层上的硅层。该方法还包括在第一介电层的一部分上形成抗蚀剂掩模(resist mask)，蚀刻第一介电层和硅层未被抗蚀剂掩模所覆盖的部分，以形成鳍和覆盖鳍的上表面的介电盖(dielectric cap)。该方法进一步包括在介电盖上沉积栅极层，在栅极层上沉积第二介电层，蚀刻栅极层和第二介电层以形成栅极结构，形成邻接栅极结构的侧壁隔离物(sidewall spacers)并在栅极结构和侧壁隔离物上形成第三介电层。该方法还包括平坦化(planarizing)第三介电层以暴露出第二介电层的上表面，去除栅极结构中的第二介电层和栅极层，蚀刻鳍以减小半导体装置的沟道区中的鳍的宽度并沉积栅极材料以取代所去除的栅极层。

根据本发明的另一方面，提出了一种制备半导体装置的方法。该方法包括在绝缘层上形成鳍结构，其中，该鳍结构包括导电鳍(conductive fin)。该方法还包括形成源极及漏极区，在鳍结构上形成栅极并去除栅极以形成凹部区域(recessed area)。该方法进一步包括薄化半导体装置的沟道区中的鳍的宽度并在凹部区域内沉积金属。

通过如下详细描述，本发明的其它优点及特征对于本领域的技术人员将是显而易见的。所示及所描述的实施例示意了被预期是实施本发明的最佳模式。可在各种明显的方面修改本发明，而都不背离本发明。因此，附图在本质上仅被认为是示意的，而并非限定的。

附图说明

参考附图，其中，具有同一参考数字指示的组件可表示全文中相同的组件。

图1是示意可用于根据本发明的实施例来形成鳍的示例性层的剖面图。

图2A是示意根据本发明的示例性实施例来形成鳍的剖面图。

图2B示意了根据本发明的示例性实施例的图2A中的半导体装置的俯视图。

图3A是示意根据本发明的示例性实施例来形成栅极结构的俯视图。

图3B是示意根据本发明的示例性实施例来形成图3A中栅极的剖面图。

图4是示意根据本发明的示例性实施例来形成邻接栅极结构的侧壁隔离物的剖面图。

图5A和图5B是示意根据本发明的示例性实施例在图4的装置上形成金属-硅化物化合物的剖面图。

图6是示意根据本发明的示例性实施例在图5的装置上形成介电层的剖面图。

图7A是示意根据本发明的示例性实施例在图6的装置上平坦化介电层的剖面图。

图7B示意了根据本发明的示例性实施例去除一部分虚拟栅极(dummy gate)结构的剖面图。

图8示意了根据本发明的示例性实施例去除另一部分虚拟栅极结构的剖面图。

图9是示意根据本发明的示例性实施例来薄化沟道区中的鳍的剖面图。

图10A是示意根据本发明的示例性实施例来形成栅极的剖面图。

图10B是示意根据本发明的示例性实施例的图10A所示半导体装置的俯视图。

图11A-11D是示意根据本发明的另一个实施例来形成全方位栅极(gate-all-around)结构的剖面图。

具体实施方式

参考附图对本发明作如下的详细描述。不同附图中相同的参考数字代表相同或相似的组件。如下的详细描述也并非限制本发明。而是，本发明的范围由随附的权利要求及其等价物而限定。

与本发明相一致的实施例提供了制备FinFET装置的方法。在一个实施例中，可在FinFET装置的栅极区内形成虚拟栅极。可去除该虚拟栅极且可蚀刻该鳍以减小FinFET装置的沟道区中的鳍的宽度。接着，可沉积导电材料以形成栅极。

图1示意了根据本发明实施例所形成的半导体装置100的剖面图。参考图1，半导体装置100可包括绝缘体上硅(SOI)结构，该绝缘体上硅结构包括硅基片110、掩埋氧化物层(buried oxide layer)120和掩埋氧化物层120上的硅层130。可用传统方式在基片110上形成掩埋氧化物层120和硅层130。

在一个示例性的实施例中，掩埋氧化物层120可包括诸如SiO₂的硅氧化物(silicon oxide)，并且可具有在约1500至约3000范围内的厚度。硅层130可包括厚度在约200至1000范围内的单晶硅或多晶硅。硅层130用于形成FinFET晶体管装置的鳍，如以下更详细描述的那样。

在与本发明相一致的其它实施例中，基片110和层130可包含诸如锗的其它半导体材料或诸如硅-锗的半导体材料组合。掩埋氧化物层120也可包括其它的介电材料。

可在硅层130上形成诸如硅氮化物(silicon nitride)层或硅氧化物层的介电层140，以在后续蚀刻过程中作为保护盖。在一个示例性的实施例中，介电层140所沉积的厚度可在约100至约250的范围内。接着，可沉积并图案化(patterned)光刻胶层，以形成用于后续加工的光刻胶掩模(photoresist mask)150。可用传统的方式来沉积并图案化光刻胶层。

然后可蚀刻半导体装置100。在一个示例性的实施例中，可用传统的方式来蚀刻硅层130，蚀刻终止在掩埋氧化物层120，如图2A所示。参考图2A，介质层140和硅层130已被蚀刻以形成鳍210，该鳍210包含硅并具有介电盖140。

鳍210形成后，可邻接鳍210的各自两端形成源极区及漏极区。例如，在一个示例性的实施例中，可用传统的方法沉积、图案化并蚀刻硅层、锗层或硅锗组合以形成源极区及漏极区。图2B示意了包括源极区220及漏极区230的半导体装置100的俯视图，该源极区220及漏极区230依照本发明的示例性实施例形成在掩埋氧化物层120上并邻接鳍210。将图2B中的俯视图定向，以使得图2A是沿图2B的线AA的剖面图。为简单起见，图2B中未示意光刻胶掩模150。

可去除光刻胶掩模150并可在半导体装置100上形成栅极结构。最初形成在半导体装置100上的栅极结构可被称为“虚拟栅极”，因为后来可去除该栅极形成，如以下更详细说明的那样。在一个示例性的实施例中，栅极层和保护介电层可沉积在鳍210和介电盖140上，并被蚀刻以形成虚拟栅极结构。图3A是示意虚拟栅极300的俯视图。图3B是形成虚拟栅极300之后半导体装置100沿图3A的线BB的剖面图。参考图3B，虚拟栅极300在该半导体装置100的沟道区中可包括多晶硅层或非晶硅层310，并且在半导体装置100的沟道区中可具有在约300至约1000范围内的厚度及在约50至约500范围内的宽度。虚拟栅极300也可包括介电层320，该介电层320包含例如硅氮化物并且具有在约100至约300范围内的厚度。介电层320作为硅层310的保护盖。

接着，沉积并蚀刻介电层以形成隔离物410，该隔离物410邻接虚拟栅极300的相对两侧，如图4所示。隔离物410可包含硅氧化物(例如，SiO₂)或另一种介电材料。在一个示例性的实施例中，隔离物410的宽度可在约50至约1000的范围内变化。隔离物410可在后续加工期间保护下面的鳍210并使得源极/漏极区220及230的掺杂变得容易。

如图5所示，可在源极/漏极区220及230上沉积金属层510。在一个示例性的实施例中，金属层510可包括镍(nickel)、钴(cobalt)或其它金属，并且所沉积的厚度可在约50至约200的范围内。如图5B所示，然后可进行热退火以形成金属-硅化物层520。在退火期间，金属可与源极/漏极区220及230内的硅发生反应而形成金属-硅化物化合物，基于所沉积的特定的金属层510，诸如可形成NiSi或CoSi₂。

接着，可在半导体装置100上沉积介电层610。在一个示例性的实施例中，介电层610可包括原硅酸四乙酯(tetraethyl orthosilicate，TEOS)化合物，并且所沉积的厚度可在约2000至3000的范围内。在其它实施例中，可使用其它的介电材料。接着，将介电层610平坦化。例如，可进行化学机械抛光(CMP)，以将介电层610平坦化至介电盖320的上表面并暴露出介电盖320的上表面，如图7所示。接着，可用例如湿蚀刻方法来去除介电盖320，如图7B所示。在一个示例性的实施例中，湿蚀刻可用诸如H₃PO₄的酸来去除介电盖320。在去除介电盖320的蚀刻过程中，也去除了隔离物410和介电层610的上部分，使得硅层310的上表面与隔离物410和介电层610的上表面基本上平齐(substantially planar)，如图7B所示。

如图8所示，接着可去除硅层310。例如，可用相对于多晶硅具有高蚀刻选择性的反应物来蚀刻硅层310。这使得能去除硅材料310而不去除任何周围介电层的显著部分，诸如隔离物410和介电层140的显著部分。在去除硅层310后，形成栅极开口或凹部810，如图8所示。换句话说，在周围介电层610中可产生栅极形状空间，被称为栅极凹部810。

在形成栅极凹部810后，在半导体装置100的沟道区中可暴露出硅鳍的侧表面。接着可蚀刻鳍210以减小沟道区中的鳍210的宽度。例如，可进行湿蚀刻过程以减小沟道区中的鳍210的宽度。鳍210不在沟道区和源极/漏极区220及230内的部分被介电层610所覆盖，当对鳍210所期望的部分薄化时，这防止了半导体装置100的那些部分被蚀刻。

图9示意了蚀刻后的半导体装置100的俯视图。参考图9，虚线示意沟道区中的鳍的薄化部分。在一个示例性的实施例中，由于蚀刻的结果，鳍210的整体宽度可减小约20纳米(nm)至100nm。在本发明的一个示例性实施例中，在蚀刻后，沟道区内的鳍210的宽度，在图9中以W标示，可在约30至500的范围内。应了解，鳍210的宽度可依照特定装置要求及诸如栅极长度的其它参数而定。图9中的区域810示意了去除虚拟栅极300后的栅极凹部。为简单起见，图9中未显示介电层610和侧壁隔离物410。

薄化沟道区中的鳍210的宽度有利于半导体装置100能获得良好的短沟道控制。例如，在一些实施例中，可能期望鳍210的宽度小于栅极长度，诸如小于栅极长度的一半。用传统的光刻技术很难达到这样的参数。换句话说，如上面图1及2A所述形成鳍210使得难以获得所期望的小宽度的硅鳍。本发明用上述方式形成鳍210和虚拟栅极300，接着去除虚拟栅极并薄化鳍。这导致了所期望的狭窄的鳍，同时避免了与试图仅用光刻技术来获得这样的薄鳍有关的加工难度。

此外，由于可用湿蚀刻过程来薄化鳍210，所以鳍210的侧表面可比那些仅用光刻所获得的鳍的侧表面更光滑且更均匀。鳍210的这些更光滑的侧表面可提高半导体装置100的垂直方向沟道的载流子迁移率。

接着可沉积金属层1010以填充栅极凹部810，如图10A所示。图10A是沿图9的线CC的剖面图。金属材料可包含钨(W)、钽(Ta)、钛(Ti)、镍(Ni)、TaSiN、TaN或其它金属，并且所沉积的厚度可在约200至约1000的范围内。诸如硅或锗的半导体材料也可作为栅极材料。如图10A所述，可抛光金属层1010使得金属与隔离物410的上表面基本上平齐。图10A中的虚线示意鳍210的沟道区。

图10B示意了已沉积并平坦化栅极材料1010之后与本发明相一致的半导体装置100的俯视图。如图所示，半导体装置100包括双栅极结构，鳍210的任一侧都沉积有栅极1010。图10B中的阴影区域代表形成在源极/漏极区220及230上的金属-硅化物层520。栅极1010可包括形成在栅极1010一端的栅极电极或接触(contact)，在图10B中示意为栅极电极1012。此外，第二栅极电极/接触可形成在栅极1010的相对一端。

然后可掺杂源极/漏极区220及230。例如，可在源极/漏极区220及230中注入n-型或p-型杂质。可根据特定的目标装置要求而选择特定的注入剂量和能量。本领域的普通技术人员可根据电路要求而将源极/漏极的注入过程最优化，为了不过度地模糊本发明的重点，这里并未揭露这样的步骤。通过防护鳍210在沟道区内的部分不被杂质注入，侧壁隔离物410可帮助控制源极/漏极结(source/drain junctions)的位置。然后可进行活化退火(activation annealing)以活化源极/漏极区220及230。

图10B中所得到的半导体装置100是双栅极装置，栅极1010延伸在鳍210上。在与本发明相一致的一些实施例中，可通过例如化学机械抛光(CMP)来平坦化图10A所示的半导体装置100，以去除栅极层1010在鳍210上的部分。在该实施例中，在鳍210的任一侧都可形成电分离及物理分离的栅极。在半导体装置100作用期间，可分别给这样的栅极施加偏压。

因此，根据本发明形成了双栅极FinFET装置，在FinFET装置的沟道区中具有薄鳍。所得到的结构显示出良好的短沟道行为。此外，金属栅极降低了栅极电阻并避免了与多晶硅栅极有关的多晶硅耗尽(poly depletion)问题。也可很容易地将本发明结合到传统的半导体制备加工中。

其它示例性实施例

在本发明的其它实施例中，可形成全方位栅极MOSFET。例如，图11A示意了包括掩埋氧化物层1110的FinFET装置1100的剖面图，该掩埋氧化物层1110形成在基片(未显示)上并且其上形成有鳍1120。如图11B所示，可进行干蚀刻过程以蚀刻掩埋氧化物层1110的一部分。在蚀刻期间，可去除位于鳍1120下方的一部分掩埋氧化层1110。换句话说，该蚀刻可横向底切位于鳍1120下方的一部分掩埋氧化物层1110，如图11B的区域1130所示。

如图11C所示，然后可进行诸如湿蚀刻的第二蚀刻，以蚀刻掩埋氧化物层1110位于鳍1120下方的剩余部分。该湿蚀刻可横向底切(laterally undercut)掩埋氧化物层1110位于鳍1120下方的部分，使鳍1120在沟道区中有效地悬于掩埋氧化物层1110之上。但是，鳍1120仍连接到形成在掩埋氧化物层1110上的鳍1120的其它部分，并连接到源极及漏极区(未显示)。

如图11D所示，然后可在鳍1120的暴露表面上形成栅极氧化物层1140。接着可在鳍1120上沉积栅极层1150，如图11D所示。栅极层1150可在半导体装置1100的沟道区中围绕鳍1120。所得到的半导体装置1100是全方位栅极FinFET，在半导体装置1100的沟道区中栅极材料围绕着鳍。

为了提供对本发明的全面了解，在前述描述中阐述了众多的特定细节，诸如特定的材料、结构、化学品及过程等。然而，可以不采用这里所提出的特定细节而实施本发明。在其它的例子中，为了不没必要地模糊本发明的重点，并未详细描述众所周知的加工结构。

可用传统的沉积技术来沉积用于根据本发明制备半导体装置的介电层和导电层。例如，可采用金属化技术(metallization techniques)，诸如各种类型的CVD过程，包括低压CVD(LPCVD)和增强的CVD(ECVD)。

本发明适用于制备双栅极半导体装置，尤其适用于设计特征等于100nm及小于100nm的FinFET装置。本发明适用于形成任何不同类型的半导体装置，因此，为了避免模糊本发明的重点，并没有阐明细节。在实施本发明时，采用了传统的光刻和蚀刻技术，因此，在此没有详细说明这些技术的细节。此外，尽管描述了用于形成图10B的半导体装置的一系列过程，但是应了解，在与本发明相一致的其它实施例中可改变这些过程的次序。

此外，在本申请的描述中并无组件、动作或指示应被视为对本发明是关键的或基本的，除非明确地如此说明了。并且，这里所使用的冠词“一(a)”意在包括一个或更多的组件。在仅意指一个组件的地方，词语“一个(one)”或类似的语言被使用。

在本公开中仅显示并描述了本发明的优选实施例及其多功能性的几个例子。应了解，本发明可用在许多其它的结合及环境中，并且能在这里所表示的发明概念的范围内修改本发明。