用于减少电流消耗的内部电源电压生成器

摘要

提供一种内部电压生成器和方法，内部电压生成器包括第一参考电压生成器，用于接收外部电压并提供第一参考电压、第二参考电压生成器，用于接收内部电压并提供第二参考电压、以及电压调节器，其与第一参考电压生成器和/或第二参考电压生成器信号联络，以接收第一或第二参考电压并提供内部电压；产生内部电压的方法包括接收外部电压、响应于所接收外部电压生成第一参考电压、相应于第一参考电压调节内部电压、响应于内部电压生成第二参考电压、以及相应于第二参考电压调节内部电压。

说明书

技术领域

本发明涉及集成电路，特别是涉及与集成电路的内部电源电压生成器。

背景技术

随集成度增加且芯片尺寸减小，许多规模下降的半导体元件采用的电源电压比由它们所取代的芯片要低。与芯片相比，改变提供给现有系统设计用的外部电源电压要慢，因为同时改变系统中所有不同芯片的电源电压更难和/或费用更高。市场上有不同外部电源电压如从1.8V到5.0V的系统。

因此，需要每个半导体芯片中包括一个内部电源电压生成器，以生成恒定的电源电压，而不管外部提供的电压是多少。这样的芯片可用在具有不同外部电源电压的系统中，而不需要重新作系统设计。此外，许多应用中也要求电流消耗低且由此产生的热量小。

发明内容

示例性实施例中的内部电压生成器包括第一参考电压生成器，用于接收外部电压并提供第一参考电压、第二参考电压生成器，用于接收内部电压并提供第二参考电压、以及电压调节器，其与第一参考电压生成器和/或第二参考电压生成器信号联络，以接收第一或第二参考电压并提供内部电压。

示例性实施例中用于产生内部电压的方法包括接收外部电压、响应于所接收外部电压生成第一参考电压、相应于第一参考电压调节内部电压、响应于内部电压生成第二参考电压、以及相应于第二参考电压调节内部电压。

从下面通过结合附图对示例性实施例所作的描述将使本发明的这些及其他特性更为清楚。

附图说明

本发明按照下面的示例性图描述产生内部电源电压的方法和装置，其中：

图1是表示传统内部电源电压生成器的示意图；

图2是表示图1所示的传统内部电源电压生成器中比较器电路的详细示意图；

图3是表示根据本发明示例性实施例的内部电源电压生成器的示意图；

图4是表示图3所示内部电源电压生成器的详细示意图；

图5是表示图4所示内部电源电压生成器中比较器电路的详细示意图；

图6是表示根据本发明另一个示例性实施例的内部电源电压生成器的示意图；

图7是表示图6所示内部电源电压生成器的详细示意图；以及

图8是表示图7所示内部电源电压生成器中开关电路的详细示意图。

具体实施方式

如图1所示，通常用标号100表示内部电源电压生成器(IVG)。IVG 100包括参考电压生成器120，其与电压调节器140相连。

参考电压生成器(Ref_Gen)120是一个带隙(band gap)参考电压生成器。参考电压生成器120包括第一PMOS晶体管121，其源极与外部电源电压(VDD_EXT)相连，栅极与由外部电源电压供电的比较器127的输出端相连，且漏极与电阻124相连。电阻124的另一端连接到比较器127的反向输入端以及第二极接地的BJT晶体管126的第一极。参考电压生成器120还包括第二PMOS晶体管122，其源极与外部电源电压VDD_EXT相连，栅极与比较器127的输出端相连，且漏极与电阻123相连。电阻123的另一端连接到比较器127的正向输入端以及电阻128。电阻128的另一端连接到第二极接地的BJT晶体管125的第一极。内部电源电压生成器120的输出是来自PMOS 122的漏极的一参考电压(VREF)。因此，参考电压生成器120使用外部电源电压VDD_EXT产生参考电压VREF。

电压调节器140包括比较器141，其由外部电压VDD_EXT供电，且反向输入端与电压参考信号VREF相连。比较器141的输出端连接到PMOS晶体管144的栅极，该晶体管的源极连接到外部电源电压VDD_EXT。PMOS晶体管144的漏极连接到电阻142和电容145，该电容的另一端接地。电阻142的另一端将分压Vdvd接到比较器141的正向输入端，且也连接到电阻143。电阻143的另一端接地。电压调节器140的输出是来自PMOS晶体管144的漏极的一内部电源电压VDD_INT。因此，电压调节器140根据参考电压VREF将外部电源电压VDD_EXT转换为内部电源电压VDD_INT。

在示例性的内部电源电压生成器100的操作方法中，如果VDD_EXT为5V，VDD_INT为1.5V，且VREF为1.2V，则IVG 100的工作过程如下：

在生成步骤中，Ref_Gen 120使用VDD_EXT产生参考电压VREF。

在比较步骤中，将由电阻142和143分压所得电压Vdvd输入到VR 140中比较器141的正性或正向端，且将VREF输入到VR 140中比较器141的负性或反向端。

在调节步骤中，比较器根据VREF和Vdvd控制PMOS 144的栅极电压，使得当Vdvd低于VREF时，该PMOS的栅极电压降低，VDD_EXT提供电流给VDD_INT，且VDD_INT上升到预定电压，例如1.5V，以及当Vdvd高于VREF时，该PMOS的栅极电压增加，从VDD_EXT到VDD_INT的电流切断，且VDD_INT维持在预定电平上。当系统中内部电路的电流消耗使得VDD_INT下降时，该PMOS的栅极电压降低，且有电流提供。

重复比较和调节步骤。因此，内部电源电压VDD_INT的电平始终维持在预定电平上。

Ref_Gen 120使用VDD_EXT产生VREF，且VR 140接收VDD_EXT并根据VREF产生VDD_INT。Ref_Gen 120和VR 140将外部电压VDD_EXT用作工作电压。使用内部电压生成器100的不同系统采用不同的外部电压，如5V、3.3V、1.8V等。

IVG 100应产生恒定的内部电源电压，而不管外部提供的电压如何。为保持恒定的内部电源电压，参考电压生成器120需要产生恒定电压电平的参考电压VREF，而不管外部提供给系统的电压如何。即Ref_Gen 120必须支持外部电源电压范围宽的系统。

图2更详细描述了图1中的比较器127。比较器127用于图1中的传统内部电源电压生成器100中。比较器127包括10个NMOS晶体管和14个PMOS晶体管，其所消耗的电流总量与晶体管的个数成正比，且相对较高。对IVG100而言，为达到并维持相对恒定的内部电源电压VDD_INT，需要如此复杂的比较器127。因此，由于包含有复杂的比较器127，使得参考电压生成器120非常复杂，且同样要消耗相对多的电流。

现在转到图3，通常用标号1000表示根据本发明示例性实施例的内部电源电压生成器。内部电源电压生成器1000包括控制器1600，其接收外部和内部电源电压、参考电压生成部分1200，其与控制器相连、以及电压调节器1400，其与参考电压生成部分相连。控制器1600提供控制信号SC和SCB给参考电压生成部分1200。电压调节器1400与图1中的电压调节器140一样，因此不作过多的描述。

参考电压生成部分1200包括第一参考电压生成器1210，其接收内部电源电压VDD_INT并提供第一参考电压VREF1给开关1220，以有选择地传送给电压调节器1400、以及第二参考电压生成器1230，其接收外部电源电压VDD_EXT并提供第二参考电压VREF2，以有选择地传送给电压调节器1400。开关1220和第二参考电压生成器1230都从控制器1600接收控制信号SC和SCB，且或者开关将第一参考电压VREF1作为参考电压VREF提供给电压调节器1400，或者第二参考电压生成器将第二参考电压VREF2作为参考电压VREF提供给电压调节器1400。

如图4所示，更详细描述图3中的内部电源电压生成器1000。在这个细节层面上，第一参考电压生成器1210表面上看来与图1中的参考电压生成器120一致，尽管比较器1218(将参照图5作描述)与图1中的比较器127(已参照图2作描述)完全不同。图1中的参考电压生成器120与图5中的第一参考电压生成器1210之间的另一个重要的不同之处在于生成器120接收外部电源电压VDD_EXT，而生成器1210接收内部电源电压VDD_INT，如下面所描述的。

第一参考电压生成器1210包括第一PMOS晶体管1212，其源极与内部电源电压VDD_INT相连，栅极与由内部电源电压供电的比较器1218的输出端相连，且漏极与电阻1214相连。电阻1214的另一端连接到比较器1218的反向输入端以及第二极接地的BJT晶体管1217的第一极。第一参考电压生成器1210还包括第二PMOS晶体管1211，其源极与内部电源电压VDD_INT相连，栅极与比较器1218的输出端相连，且漏极与电阻1213相连。电阻1213的另一端连接到比较器1218的正向输入端以及电阻1215。电阻1215的另一端连接到第二极接地的BJT晶体管1216的第一极。内部电源电压生成器1210的输出是来自PMOS 1211的漏极的一第一参考电压(VREF1)。因此，参考电压生成器1210使用内部电源电压VDD_INT产生第一参考电压VREF1。

控制器1600包括电压检测器1610，其与内部电源电压VDD_INT相连、以及电平转换器1620，其与检测器1610和外部电源电压VDD_EXT相连。电压检测器1610包括第一电阻1611，其与内部电压VDD_INT相连。第一电阻的另一端连接到第二电阻1612，其另一端连接到NMOS晶体管1613的漏极和栅极，该晶体管的源极接地。第一电阻1611的另一端也连接到电容器1618，该电容器的另一端接地。第一电阻1611的另一端还连接到PMOS晶体管1614和NMOS晶体管1616的栅极。PMOS晶体管1614的源极连接到内部电源电压VDD_INT，且漏极连接到NMOS晶体管1616的漏极，NMOS晶体管1616的源极接地。PMOS晶体管1614的漏极提供信号PWRUP，其也连接到PMOS晶体管1615和NMOS晶体管1617的栅极以及电平转换器1620。PMOS晶体管1615的源极连接到内部电源电压VDD_INT，且漏极连接到NMOS晶体管1617的漏极，NMOS晶体管1617的源极接地。PMOS晶体管1615的漏极提供信号PWRUPB，其也连接到电平转换器1620。

电平转换器1620包括第一和第二PMOS晶体管1621和1622，两者的源极都连接到外部电源电压VDD_EXT。PMOS晶体管1621的漏极连接到PMOS晶体管1622的栅极，而PMOS晶体管1622的漏极连接到PMOS晶体管1621的栅极。PMOS晶体管1621的漏极也连接到NMOS晶体管1625的漏极。NMOS晶体管1625的栅极连接到来自电压检测器1610的PWRUP信号，且源极接地。PMOS晶体管1622的漏极也连接到NMOS晶体管1626的漏极。NMOS晶体管1626的栅极连接到来自电压检测器1610的PWRUPB信号，且源极接地。PMOS晶体管1622的漏极还连接到PMOS晶体管1623和NMOS晶体管1627的栅极。PMOS晶体管1623的源极连接到外部电源电压VDD_EXT，而漏极连接到NMOS晶体管1627的漏极。NMOS晶体管1627的源极接地。PMOS晶体管1623的漏极提供控制信号SC，其连接到PMOS晶体管1624和NMOS晶体管1628的栅极。PMOS晶体管1624的源极连接到外部电源电压VDD_EXT，而漏极连接到NMOS晶体管1628的漏极。NMOS晶体管1628的源极接地。PMOS晶体管1624的漏极提供控制信号SCB。

第二参考电压生成器1230包括PMOS晶体管1231，其栅极连接到来自控制器1600的控制信号SCB。PMOS晶体管1231的源极连接到外部电源电压VDD_EXT，而漏极提供用作VREF的参考电压VREF2。PMOS晶体管1231的漏极也连接到NMOS晶体管1232的漏极和栅极，NMOS晶体管1232的源极连接到NMOS晶体管1233的漏极和栅极。NMOS晶体管1233的源极连接到NMOS晶体管1234的漏极。NMOS晶体管1234的栅极连接到来自控制器1600的控制信号SC，而源极接地。

开关1220包括PMOS晶体管1221，其栅极连接到来自控制器1600的控制信号SC、以及NMOS晶体管1222，其栅极连接到来自控制器1600的控制信号SCB，其中分别将PMOS 1221的源极连接到NMOS 1222的漏极，将PMOS1221的漏极连接到NMOS 1222的源极。晶体管1221的源极还连接到来自第一参考电压生成器1210的第一参考电压VREF1，同时晶体管1221的漏极还连接到来自第二参考电压生成器1230的第二参考电压VREF2端以及最终参考电压VREF端。

图5更详细描述了图4中的比较器1218。比较器电路1218更适合用于图5的内部电源电压生成器1000中。与图2中包含10个NMOS晶体管和14个PMOS晶体管的比较器127相对比，图5中的比较器1218只包括2个PMOS晶体管和5个NMOS晶体管。因此，与图2中的比较器127相比，比较器1218的复杂程度低，且需要的电流小。复杂程度和电流消耗的降低源自比较器1218接收经调节的内部电压VDD_INT而不是外部电压VDD_EXT的事实。

现在转到图6，通常用标号1000a表示根据本发明示例性实施例的另一个实施例中的内部电源电压生成器。除新的参考电压生成部分1200a之外，内部电源电压生成器1000a与图3中的内部电源电压生成器1000类似，因此不作过多描述。

参考电压生成部分1200a包括第一参考电压生成器1210，其接收内部电源电压VDD_INT并提供第一参考电压VREF1给开关1220a、以及第二参考电压生成器1230a，其接收外部电源电压VDD_EXT并提供第二参考电压VREF2给开关1220a。开关1220a和第二参考电压生成器1230a都从控制器1600接收控制信号SC和SCB，且开关将第一或第二参考电压中的一个作为参考电压VREF提供给电压调节器1400。

如图7所示，更详细描述图6中的内部电源电压生成器1000a。参考电压生成部分1200a包括第一参考电压生成器1210、第二参考电压生成器1230a、以及与第一和第二参考电压生成器都相连的开关1220a。图7中的第一参考电压生成器1210与图4中的第一参考电压生成器1210一致，因此不作过多描述。

第二参考电压生成器1230a包括第一电阻1235，其连接到外部电源电压VDD_EXT。第一电阻1235的另一端连接到第二电阻1236、第一NMOS晶体管1238的栅极以及第二NMOS晶体管1239的漏极。第二电阻1236的另一端提供第二参考电压VREF2给开关1220a，且还连接到第一NMOS晶体管1238的漏极。第一NMOS晶体管1238的源极连接到第二NMOS晶体管1239的栅极以及第三电阻1237。第三电阻1237的另一端连接到第二NMOS晶体管1239的源极以及第三NMOS晶体管1240的漏极。第三NMOS晶体管1240的栅极连接到来自控制器1600的控制信号SC，且源极接地。

图8更详细描述了图7中的开关1220a。开关1220a包括第一PMOS晶体管1221和第一NMOS晶体管1222，分别将PMOS 1221的源极连接到NMOS1222的漏极，将PMOS 1221的漏极连接到NMOS 1222的源极。第一PMOS晶体管1221的源极连接到第一参考电压生成器1210，其接收第一参考电压信号VREF1，而第一PMOS晶体管1221的漏极连接到开关输出端，以提供参考电压VREF。第一PMOS晶体管1221的栅极连接到来自控制器1600的控制信号SC，而第一NMOS晶体管1222的栅极连接到来自控制器1600的控制信号SCB。第一NMOS晶体管1222的栅极也连接到第二PMOS晶体管1223的栅极，而将第二PMOS晶体管1223的源极连接到第二NMOS晶体管1224的漏极，将第二PMOS晶体管1223的漏极连接到第二NMOS晶体管1224的源极。第二NMOS晶体管1224的栅极连接到来自控制器1600的控制信号SC。第二PMOS晶体管1223的源极连接到第二参考电压生成器1230a，以接收第二参考电压信号VREF2，而第二PMOS晶体管1223的漏极连接到开关输出端，以提供参考电压VREF。

工作时，本发明中的参考电压生成器1200和1200a只要能在内部电源电压的小电压范围内工作，而不同于传统参考电压生成器120，其必须在可能的外部电源电压的大范围内工作。因此，本发明优选实施例中的参考电压生成器的复杂程度低且消耗的电流少。

优选实施例中的电压调节器如1400可与传统调节器140相同。优选实施例中的参考电压生成部分如1200和1200a包括第一参考电压生成器或Ref_Gen1 1210、第二参考电压生成器Ref_Gen2如1230或1230a、以及开关如1220或1220a。

Ref_Gen1 1210使用电压调节器1400产生的内部电源电压VDD_INT产生通过开关的VREF1。开关1220响应于来自控制器1600的控制信号如SC和/或SCB将VREF1输出到电压调节器。Ref_Gen2 1230响应于来自控制器1600的控制信号SC和/或SCB使用外部电源电压VDD_EXT产生VREF2。部件1200将VREF1或VREF2作为参考电压VREF输出到电压调节器。

控制器1600检测VDD_INT如1.5V是否高于检测电压，并输出控制信号SC和/或SCB作为检测结果。这里，检测电压是最小工作电压如1.3V，其可产生稳定的参考电压VREF1或VREF2。当内部电源电压VDD_INT低于检测电压时，如在加电期间，控制器1600输出的SC为逻辑高电平和/或SCB为逻辑低电平。开关断开且Ref_Gen2使用VDD_EXT输出VREF2。电压调节器从Ref_Gen2接收参考电压VREF2，并产生内部电源电压VDD_INT。

当内部电源电压VDD_INT达到检测电压时，控制器输出的SC为逻辑低电平和/或SCB为逻辑高电平。开关接通且Ref_Gen1使用VDD_INT输出VREF1。电压调节器从Ref_Gen1接收参考电压VREF1，并产生内部电源电压(VDD_INT)。

部件1200在加电期间使用VDD_EXT且之后使用VDD_INT而不是VDD_EXT产生参考电压。更适宜的是，将VDD_INT的电平调整到有限范围，如大约在1.3V和1.8V之间，即使VDD_EXT的电平可在较大范围内变化，如大约在1.5V和5.0V之间。

由于使用VDD_INT作为工作电压，参考电压生成器可工作在较小的电压变化范围内，如大约在1.3V和1.8V之间。因此，参考电压生成器的复杂程度低，和/或电流消耗少。

控制器1600包括电压检测器1610和电平转换器1620，其中电压检测器检测内部电压VDD_INT是否高于检测电压，并输出检测信号PWRUP和/或PWRUPB。电平转换器将检测信号PWRUP和/或PWRUPB转换为控制信号SC和/或SCB，以控制开关和/或第二参考电压生成器Ref_Gen2的电路，Ref_Gen2使用外部电压VDD_EXT。

内部电源电压生成器(IVG)的工作过程如下：

1.将外部电源电压VDD_EXT提供给IVG。

2.当内部电源电压VDD_INT低于预定检测电压时，如在加电期间，检测信号PWRUP和PWRUPB分别变为逻辑高电平或VDD_INT以及逻辑低电平或0V。

3.电平转换器将检测信号电平转换为控制信号SC和/或SCB。SC变为逻辑高电平或VDD_EXT，且SCB变为逻辑低电平或0V。

4.通过控制信号将Ref_Gen2 1230中的PMOS晶体管1231和NMOS晶体管1234开启。

5.Ref_Gen2使用外部电压VDD_EXT产生VREF2，并输出到输出端，如图4中的端点1001。通过控制信号将开关1220断开，因而Ref_Gen1 1210不连接到输出端1001。

6.电压调节器1400根据Ref_Gen2 1230产生的参考电压产生内部电源电压VDD_INT。

7.根据内部电平上升，当VDD_INT的电平高于预定检测电压时，如在加电之后，检测信号PWRUP和PWRUPB分别变为逻辑低电平以及逻辑高电平。

8.控制器1600输出逻辑低电平的控制信号SC和逻辑高电平的SCB。

9.PMOS 1231和NMOS 1234关闭，且开关接通。

10.将Ref_Gen1 1210产生的VREF1输入到电压调节器1400。

11.电压调节器使用Ref_Gen1产生的参考电压产生VDD_INT。

除参考电压生成部分1200a之外，图6到图8另一个实施例中的内部电压生成器1000a的工作过程与上述图3到图5实施例中的内部电压生成器1000类似。

参考电压生成部分1200a包括Ref_Gen1 1210、开关1220a以及Ref_Gen21230a。例如，在加电期间，Ref_Gen2使用外部电压VDD_EXT产生VREF2。Ref_Gen1使用内部电压VDD_INT产生VREF1。

开关1220a根据来自控制器1600的控制信号SC和SCB有选择地输出VREF1或VREF2。在加电期间，控制器输出逻辑高电平的控制信号SC和逻辑低电平的控制信号SCB，从而选择了Ref_Gen2 1230a输出的VREF2。

在加电之后，控制器输出逻辑低电平的SC和逻辑高电平的SCB，从而选择了Ref_Gen1 1210输出的VREF1。从开关输出的可选择电压不管是VREF1还是VREF2成为参考电压VREF，并传送给电压调节器1400。电压调节器根据参考电压产生内部电源电压。

正如本领域技术人员所理解的，也给出了其他实施例。例如，可使用计数器来实现控制器。外部加电信息可用来控制参考电压生成器。

尽管这里参照附图描述了说明性的实施例，应理解本发明不限于这些精确实施例，且本领域技术人员对此所作的不偏离本发明范围或实质的不同变化和修改也有效。所有这些变化和修改都包括在本发明范围内，正如所附权利要求中所描述的那样。