具有高介电常数顶部电介质的电介质存储器存储单元及其方法

摘要

非易失性存储(NVM)单元22将存储电介质(16)用作存储元件，它具有位于栅极(30)与存储电介质(16)之间的顶部电介质(18，24)和位于半导体衬底与存储电介质之间的底部电介质(14)。该顶部电介质包括较厚的高k电介质层(18)和界面层(24)。该界面层(24)非常薄，而它具有比氧化硅高的k。底部电介质层(14)最好是氧化硅，因为其界面特性和隧道特性。因此，单元(22)具有因为良好钝化、高k顶部电介质(18，24)以及氧化硅的底部电介质(14)获得的好处。

说明书

技术领域

本发明涉及非易失性存储器，本发明更特别地涉及将电介质层用于存储电荷的存储单元。

背景技术

非易失性存储器(NVM)的一个困难就是足够快速的擦除时间。擦除时间通常需要小于1秒钟。与使用传统浮栅的NVM相比，将电介质层(dielectric layer)用作存储电荷的结构的NVM具有显著的成本效益，该电介质层通常是氮化硅。对于具有氮化硅存储层的NVM，在衬底与氮化硅层之间具有底部电介质(dielectric)。该电介质通常是氧化硅，因为它能够以最小的破坏作用承受隧道(tunneling)效应而且其界面质量良好。困难是对于擦除性能，该层最好较薄，而为了避免从存储电荷的氮化硅层泄漏电荷，该层最好较厚。因此，在擦除时间与泄漏之间取折衷。结果可能是不存在既具有足够快速的擦除时间，又具有足够低的泄漏的满意点。

一种解决方案是采用热空孔注入(hot hole injection(HHI))以中和氮化物层上的电子。这样允许较厚的氧化物，而仍可以较快速中和氮化硅层内的陷获电荷。一个问题是，在相对局部的区域内产生热空孔，而且可以使它限制在可以中和陷获电荷的区域内，因此，不中和位于该限制区域之外的陷获电荷。这样使得擦除不完全，而且可能在编程状态与擦除状态之间不能提供足够的差别。另一个问题是，与隧道效应相比，热空孔注入对氮化硅与衬底之间的氧化物更具破坏性。这种破坏导致耐久性更低。

因此，需要一种具有改善的擦除特性的电介质层类型的NVM单元，该NVM单元用作存储元件。

附图说明

利用例子说明本发明，而且本发明并不局限于附图，附图中同样的参考编号表示同样的单元，而且其中：

图1-6是根据本发明优选实施例的半导体的顺序处理步骤的剖视图；以及

图7是有助于理解本发明的益处的曲线图。

技术人员明白为了简单和简洁起见示出各图中的单元，因此未必按比例示出它们。例如，为了有助于理解本发明的实施例，各图中某些单元的尺寸可能相对于其它单元的尺寸被放大。

具体实施方式

非易失性存储单元(memory cell)具有作为存储元件(storageelement)的存储电介质(storage dielectric)，而且在该存储电介质的上面具有顶部电介质，而在该存储电介质的下面具有底部电介质。为了利用界面特性和隧道特性，该底层最好是氧化硅。顶部电介质包括较厚的高k(相对介电常数)电介质层和界面层。该界面层非常薄，而且具有比氧化硅高的k。对于给定的底层厚度和钝化(passivated)顶部电介质，这样可以获得显著改善的擦除特性。参考下面对特定实施例所做的描述可以更好地理解本发明。

图1示出半导体器件10，该半导体器件10包括：半导体衬底12、衬底12之上的氧化硅层14、氧化硅层14之上的氮化硅层16以及氮化硅层16之上的高k电介质层18。半导体器件10具有非易失性存储(NVM)部分22和晶体管部分20。衬底12最好是硅，而且可以是SOI，或者是另一种半导体材料。高k电介质层18最好包括高介电常数材料，例如，二氧化铪、氧化铝、氧化镧以及这些材料的硅化物和氮化物。氮氧化硅镧就是这样一个例子。最好是其介电常数至少约为10(十)的其它高k电介质，但是也可以使用介电常数至少为6(六)的电介质。要考虑的另一个因素是高k电介质层18的势垒。该势垒最好应该高到可以防止从上层栅电极电子注入。可以利用传统方法形成这些层14-18。对于氧化硅层14，为了使其质量最高，最好在较高温度下生长。氮化硅层16也可以是可以有效用作存储元件的其它电介质。这样一个例子是氮氧化硅。也可以使用可以存储电荷的其它电介质代替氮化物层16。特别是，希望是具有高介电常数的电荷存储电介质。高k电介质层18的厚度可以在70至250埃之间。

图2示出在去除了晶体管部分20上的氧化硅层14、氮化硅层16以及高k电介质层18而保留NVM部分22上的氧化硅层14、氮化硅层16以及高k电介质层18后的半导体器件10。这最好是在进行蚀刻步骤之前，利用传统光刻掩蔽(mask)步骤实现。该蚀刻步骤要求改变化学性质，以有效蚀刻不同材料的层14、16和18。

图3示出在晶体管部分20的衬底12上形成栅极电介质26，而在NVM部分22的氮化硅层16与高k电介质18之间形成界面层24后的半导体器件10。对于通过生长氧化硅薄膜形成栅极电介质26的优选情况，还在该氧化硅生长期间，形成界面层24，在晶体管部分20上生长氧化硅是通过流过含氧气体实现的，而且所形成的界面层24是氮氧化硅。界面层24有助于使高k层18内的不饱和键(dangling bond)稳定。通常，这种氮氧化硅界面层的k比氧化硅的k高，而且它非常薄，小于10埃。因此，在最少减少包括高k电介质层18和界面层24的整个顶部电介质层的介电常数的情况下，实现了钝化顶部氮化物层16的有益效果。比较容易实现这种厚度非常薄的界面层24，因为存储电介质、氮化硅层16是氮化硅。

图4示出在晶体管部分20的栅极电介质26上形成多晶硅层28，而在NVM部分22上形成高k电介质层18后的半导体器件10。多晶硅通常用作晶体管和NVM单元的栅极，但是也可以采用其它材料。除了多晶硅外，还可以使用耐火金属，而且还可以使用金属。甚至要求NVM部分22与晶体管部分22采用不同的材料。

图5示出在NVM部分22蚀刻多晶硅层28到栅极30内，而在晶体管部分20上蚀刻栅极32后的半导体器件10。还与栅极30对准蚀刻高k电介质18、界面层24以及氮化硅层16。

图6示出分别在栅极30和32周围形成侧壁隔离物(spacer)34和36、与栅极30和侧壁隔离物34对准的源极/漏极区38和40以及与栅极32和侧壁隔离物36对准的源极/漏极区42和44后的半导体器件10。在此，与常规用法相同，利用术语“源极/漏极”表示MOS晶体管的电流电极，并用于认识到MOS晶体管的电流电极通常可以互换用作源极或漏极。这些处理步骤在NVM部分22上形成完整的NVM单元46，而在晶体管部分20上形成完整晶体管48。结果是NVM单元46的顶部电介质在栅电极30与氮化硅层16之间提供高度耦合。为了降低泄漏，高k电介质层18较厚，而且以与常规晶体管形成方法兼容的方式形成该高k电介质层18。与高k电介质层18高度耦合和其较高的厚度使得擦除时间和泄漏均可以被接受。

图7示出有助于理解NVM单元46的一些益处的擦除时间比较结果。这样将其中底部电介质是厚度为50埃的氧化硅、厚度为125埃的氮化物层以及在栅极与衬底之间施力12伏电压的3种情况进行比较。这3种情况是100埃的顶部氧化硅、40埃的顶部氧化硅以及介电常数为10而厚度为100埃的高k材料的顶部电介质。氧化硅的介电常数约为4。在第一种情况下，100埃的顶部氧化硅提供的耦合弱，以致擦除时间非常慢，比1秒钟慢得多，因此，不可接受。40埃氧化硅的顶部电介质的第二种情况获得比1秒钟短的擦除时间，但是阈值电压仅从4伏变更为3伏。编程状态的4伏阈值电压仅比擦除状态的阈值电压高33％。编程与擦除之间这样小的阈值差别将导致检测(sensing)慢且可靠性差。根据本发明实施例的第三种情况具有总厚度为100埃，而平均介电常数为10的顶部电介质，这样可以在不到1秒的时间内对约1伏的阈值电压执行擦除。在这种情况下，4伏的编程阈值电压是擦除状态的阈值电压4倍(高于3倍)。这是快速检测的良好容限。

利用其它技术可以实现同样的效果。例如，可以在与形成栅极电介质26独立的步骤形成界面层24。界面层24不必是氮氧化硅，但是可以是提供存储电介质钝化的任何层。重要的钝化方面包括减少通过顶部电介质的泄漏并减少顶部电介质上的固定电荷。形成该界面层的作用是钝化整个顶部电介质，而不仅仅是钝化高k电介质与存储电介质之间的界面。此外，栅极电介质26本身也可以是高k电介质。在这种情况下，可以要求同时形成栅极电介质层26和高k电介质18，以便它们具有同样的厚度。

在上面的说明中，参考特定实施例对本发明进行了说明。然而，本技术领域内的普通技术人员明白，在不脱离下面的权利要求所限定的本发明范围的情况下，可对本发明进行各种变化和修改。例如，栅极电介质26可以是高k电介质，其类型和/或厚度与高k电介质18的类型和/或厚度不同。因此，说明书和附图被认为具有说明性意义，而没有限制性意义，而且规定所有这些修改均包括在本发明范围内。

上面参考特定实施例对本发明的好处、其它优点以及各问题的解决方案进行了说明。例如，这样实现了对顶部电介质使用高k电介质的好处，同时保留了氧化硅层作为底部电介质的好处，该顶部电介质包括非常薄的高k界面层。然而，不能将好处、优点、各种问题的解决方案以及实现任何好处、优点或解决方案或者使任何好处、优点或解决方案更显著的任何(各)要素看作权利要求之任一或所有权利要求的关键的、所需的或基本的特征或要素。正如在此使用的那样，术语“包括”“包含”或其任何其它变化意在覆盖非排他性包括，使得包括一系列要素的过程、方法、产品或设备不仅包括这些要素，而且还可以包括未明确列出的，或者对这种过程、方法、产品或设备固有的其它要素。