帧同步并行扰码器和并行解扰器

摘要

一种用于同步数字系列传输系统的帧同步并行扰码器和并行解扰器，分别包括在一个时钟节拍同时产生并行的16比特伪随机序列的反馈移位寄存器，该反馈移位寄存器由16个D触发器组成的移位寄存器和16个异或门组成的反馈网络构成，其中16个D触发器D

说明书

技术领域

本发明涉及一种传输系统的编码和解码电路，确切地说，涉及一种用于同步数字系列(SDH)传输系统的帧同步并行扰码器和并行解扰器，属于传输数字信息的编码控制电路技术领域。

背景技术

同步数字系列(SDH，Synchronous Digital Hierarchy)是一种光纤通信系统中的数字通信体系，也是一套新的国际通信标准。SDH概念的基础是美国贝尔通信技术研究所提出来的同步光网络(SONET)。国际电话电报咨询委员会(CCITT，即现在的国际电信联盟电信标准部ITU-T)于1988年接受了SONET概念，并重新命名为SDH，使其成为既适用于光纤也适用于微波和卫星传输的通用技术体制。SDH既是一个组网原则，又是一套复用的传输方法。在SDH基础上，可以建成一个能够灵活、可靠地遥控管理的全国电信传输网乃至全世界的电信传输网。该SDH传输网可以非常方便地扩展新业务，还可以使不同厂家生产的设备互通使用。

在数字传输系统中，扰码已经是一种相当成熟的对数字信息进行随机化处理的编码技术，数据源发送的数字信息经过扰码处理，就变换为近似于白噪声的数字序列，从而消除了信息模式对系统性能的影响。目前，扰码技术已被广泛应用在通信的各个领域。

目前在SDH系统中，所进行的扰码处理通常是这样安排的：在发送端，将要传送的数字序列信号{b_k}与发送端本地产生的伪随机序列{s_k}进行模2加，并将得到的近似白噪声的扰码序列{b_k+s_k}送到传输线路中；在接收端，接收到{b_k+s_k}信号以后，与接收端本地产生的伪随机序列信号{s’_k}进行模2加，得到{b_k+s_k+s’_k}数字序列信号。只要接收端本地产生的伪随机序列信号与发送端有相同的生成多项式和相位，即{s_k}＝{s’_k}，则{b_k+s_k+s’_k}≡{b_k}，便可恢复原发送端扰码前的数字序列信号。因此接收端恢复原信号的条件为：收、发两端的伪随机序列相同并同步工作。

参见图1和图2，现在的帧同步扰码(FSS)系统中，扰码方案是先将多路并行的低速支路信号进行同步字节交错复接，得到一个汇总的高速信号后，再进行扰码处理(如图1所示)；或者是将多路并行的低速支路信号进行并串转换之后，再进行扰码处理(如图2所示)。这种电路结构被称为串行扰码，其特点是电路简单，因而经常用于信号速率不太高的系统中。

现在，一般的扰码器都是由n节线性反馈移位寄存器组成，通过选择反馈逻辑函数和使用反馈移位寄存器获得周期为2ⁿ-1的伪随机噪声编码(扰码)序列，通称为M序列。因此，反馈移位寄存器是实现扰码的基础，根据反馈逻辑函数的数学性质，扰码器可分为线性反馈移位寄存器和非线性反馈移位寄存器两类。即如果反馈逻辑函数是一个线性齐次多项式时，为线性反馈移位寄存器，否则为非线性反馈移位寄存器。

在线性反馈移位寄存器中，一般是通过模2加的反馈网络将末级与中间某些级的输出反馈到最前边的一级，或是将最后一级的输出反馈到此级的前级与中间的适当级。由于不同的反馈形式，决定了线性反馈移位寄存器的不同性质和所产生的不同伪随机序列，前者称为简单线性反馈移位寄存器的伪随机序列发生器(SSRG，Simple Shift Register Generator)，后者则称为模块式线性反馈移位寄存器的伪随机序列发生器(MSRG，Modular Shift Register Generator)。

参见图3，在ITU-T关于SDH的标准G.707中，规定了产生伪随机序列的移位寄存器的本征多项式，即简单移位寄存器序列发生器(SSRG)的线性反馈网络表达式为：1+X⁶+X⁷，且在每一帧的开始处移位寄存器复位成“1111111”。

为了保证接收端能够顺利可靠地解扰及恢复原信号，在接收端除了应有与发送端完全相同的反馈移位寄存器的伪随机序列发生器(SRG)之外，还必须保证接收端的SRG与发送端的SRG同步工作。依据收、发SRG同步方式的不同，可将扰码分为帧同步扰码(FSS，Frame Synchronous Scrambling)、分布式抽样扰码(DDS，Distributed Sample Scrambling)和自同步扰码(SSS，SelfSynchronous Scrambling)三种。

在ITU-T关于SDH的标准G.707中，规定采用帧同步扰码技术。帧同步串行扰码(FSS)是在每个信号帧的开始时将收、发端的SRG均复位到全“1”状态，从而实现收、发端的SRG同步工作的技术。图1就是帧同步扰码(FSS)系统中的一种扰码器和解码器的电路结构方框图。

参见图1，发送端是用SRG产生的伪随机序列{s_k}对输入信号{b_k}进行扰码，得到扰码信号{b_k+s_k}后，再向接收方发送；在接收端，对发送方来的扰码信号{b_k+s_k}先用SRG产生的伪随机序列{s’_k}进行解扰，即模2加，得到{s_k+s_k+s’_k}后恢复了原信号{b_k}。这里接收端实现解扰的充要条件是：接收端的SRG必须与发送端的SRG完全相同，并在每帧开始时由帧同步脉冲将SRG复位，藉以实现收、发SRG的同步工作。

在高速SDH光缆传输系统中，由于受器件工作速率的限制，现在使用的一般串行扰码技术已经很难实现信息的扰码处理，因此人们又引入了并行扰码的概念。与串行扰码相对应，根据运用场合的不同，并行扰码中的扰码也有两种实现方案：第一种方案参见图4：先用并行SRG(即PSRG)产生的伪随机序列{s_k^∫}(j＝0，1，…，N-1)对输入的N路并行低速支路信号{b_k^j}(j＝0，1，…，N-1)分别进行并行的扰码处理，然后进行同步字节交错复接，最后得到高速的汇总信号{b_k+s_k}。第二种方案参见图5：先由并行的伪随机序列{s_k^j}(j＝0，1，…，N-1)对N路并行输入的信号{B_k^j}(j＝0，1，…，N-1)分别进行并行扰码处理，得到并行的{b_k^j+s_k^J}的扰码信号后，再进行并串转换，最后得到高速的串行扰码信号{b_k+s_k}。图4和图5中产生并行伪随机序列{s_j^k}的并行SRG与串行SRG一样，都是在每帧开始时由帧同步脉冲将PSRG或SRG复位，从而实现收、发SRG同步工作。

由于并行扰码的电路结构比较复杂，使用现场可编程门阵列(FPGA)器件实现时，占用的资源比较多，而使用通用集成电路实现时，占用的面积较大；而且，电路结构复杂，通常还会导致功耗增加和可靠性降低。因此，如何利用现有的器件建构成一个电路比较简单的并行扰码器和解扰器就成为业内人士关注和研发的新课题。

发明内容

本发明的目的是提供一种用于同步数字系列(SDH)传输系统的并行扰码器和并行解扰器，该并行扰码器和并行解扰器的电路结构比现有技术大为简化，从而节省器件资源，降低电路功耗，还可以提高工作可靠性。

本发明的目的是这样实现的：一种用于同步数字系列SDH传输系统的帧同步并行扰码器，包括在一个时钟节拍同时产生并行的16比特伪随机序列的反馈移位寄存器；其特征在于：所述产生并行的16比特伪随机序列的反馈移位寄存器是由16个D触发器组成的移位寄存器和16个异或门组成的反馈网络构成，所述16比特伪随机序列与16位并行输入信号分别按位异或后，形成扰码后的信号输出。

所述16个D触发器，即D₁₅～D₀组成的反馈移位寄存器中，该16个D触发器D₁₅～D₀的时钟端都与同一个时钟信号相连接；其中D₁₅～D₉和D₂触发器的置位端，以及D₈～D₃与D₁、D₀触发器的置零端分别连接帧同步脉冲，以便使该反馈移位寄存器D₁₅～D₀在每帧开始时复位为：1111111000000100。

所述16个D触发器，即D₁₅～D₀组成的反馈移位寄存器的反馈网络是分别由16个异或门及其输入信号所构成，该反馈移位寄存器的反馈网络的各个反馈逻辑函数如下述各式所示：

(1)D₁₅＝Q₆^Q₅                  (2)D₁₄＝Q₅^Q₄

(3)D₁₃＝Q₄^Q₃                  (4)D₁₂＝Q₃^Q₂

(5)D₁₁＝Q₂^Q₁                  (6)D₁₀＝Q₁^Q₀

(7)D₉＝Q₀^D₁₅＝Q₀^Q₆^Q₅    (8)D₈＝D₁₅^D₁₄＝Q₆^Q₄

(9)D₇＝D₁₄^D₁₃＝Q₅^Q₃          (10)D₆＝D₁₃^D₁₂＝Q₄^Q₂

(11)D₅＝D₁₂^D₁₁＝Q₃^Q₁         (12)D₄＝D₁₁^D₁₀＝Q₂^Q₀

(13)D₃＝D₁₀^D₉＝Q₁^Q₆^Q₅     (14)D₂＝D₉^D₈＝Q₀^Q₅^Q₄

(15)D₁＝D₈^D₇＝Q₆^Q₄^Q₅^Q₃ (16)D₀＝D₇^D₆＝Q₅^Q₃^Q₄^Q₂

式中^表示异或运算，D₁₅～D₀表示伪随机序列的后续状态，Q₁₅～Q₀表示并行化后产生的伪随机序列的当前状态。

本发明的目的是这样实现的：一种同步数字系列SDH传输系统的帧同步并行解扰器，包括在一个时钟节拍同时产生并行的16比特伪随机序列的反馈移位寄存器；其特征在于：所述产生并行的16比特伪随机序列的反馈移位寄存器是由16个D触发器组成的移位寄存器和16个异或门组成的反馈网络构成，所述16比特伪随机序列与16位并行扰码信号分别按位异或后实现解扰，形成16位的并行信号输出。

所述16个D触发器，即D₁₅～D₀组成的反馈移位寄存器中，该16个D触发器D₁₅～D₀的时钟端都与同一个时钟信号相连接；其中D₁₅～D₉和D₂触发器的置位端，以及D₈～D₃与D₁、D₀触发器的置零端分别连接帧同步脉冲，以便使该反馈移位寄存器D₁₅～D₀在每帧开始时复位为：1111111000000100。

所述16个D触发器，即D₁₅～D₀组成反馈移位寄存器的反馈网络是分别由16个异或门及其输入信号所构成，该反馈移位寄存器的反馈网络的各个反馈逻辑函数如下述各式所示：

(1)D₁₅＝Q₆^Q₅                  (2)D₁₄＝Q₅^Q₄

(3)D₁₃＝Q₄^Q₃                  (4)D₁₂＝Q₃^Q₂

(5)D₁₁＝Q₂^Q₁                  (6)D₁₀＝Q₁^Q₀

(7)D₉＝Q₀^D₁₅＝Q₀^Q₆^Q₅    (8)D₈＝D₁₅^D₁₄＝Q₆^Q₄

(9)D₇＝D₁₄^D₁₃＝Q₅^Q₃       (10)D₆＝D₁₃^D₁₂＝Q₄^Q₂

(11)D₅＝D₁₂^D₁₁＝Q₃^Q₁      (12)D₄＝D₁₁^D₁₀＝Q₂^Q₀

(13)D₃＝D₁₀^D₉＝Q₁^Q₆^Q₅  (14)D₂＝D₉^D₈＝Q₀^Q₅^Q₄

(15)D₁＝D₈^D₇＝Q₆^Q₄^Q₅^Q₃     (16)D₀＝D₇^D₆＝Q₅^Q₃^Q₄^Q₂

式中^表示异或运算，D₁₅～D₀表示伪随机序列的后续状态，Q₁₅～Q₀表示并行化后产生的伪随机序列的当前状态。

本发明的有益效果是：电路结构简单，降低了电路功耗，工作稳定可靠，便于使用普通集成电路实现，并且减少了占用的芯片面积。

附图说明

图1(A)、(B)分别是目前在SDH复用器中经常使用的帧同步扰码(FSS)系统的一种扰码器和解扰器的电路结构方框图。

图2(A)、(B)分别是目前在SDH交叉连接器中经常使用的帧同步扰码(FSS)系统的另一种扰码器和解扰器的电路结构方框图。

图3是帧同步扰码器的电路功能示意图，该图所示的伪随机序列的移位寄存器的本征多项式，即线性反馈网络的函数表达式为：1+X⁶+X⁷。

图4(A)、(B)分别是应用于SDH复用器中的一种帧同步并行扰码器和并行解扰器电路结构方框图。

图5(A)、(B)分别是本发明应用于SDH交叉连接器中的一种帧同步并行扰码器和并行解扰器电路结构方框图。

图6为本发明用于SDH传输系统的并行扰码器的一实施例电路图。

图7为本发明用于SDH传输系统的并行解扰器的一实施例电路图。

具体实施方式

下面结合附图具体介绍本发明所采用的技术方案和工作原理。

根据图3所示的帧同步扰码器的功能图及其工作原理可知：该简单线性反馈移位寄存器产生的伪随机序列只与该伪随机序列以前的状态有关。因此，在该串行的简单线性反馈移位寄存器的伪随机序列发生器基础上实现并行化的关键是要找出该伪随机序列每一位输出参数与序列以前的状态的关系。

根据图3的电路结构可知：当前最新产生的伪随机比特只与此前的第六个和第七个周期产生的伪随机比特有关，具体的反馈逻辑关系式为：D₀＝Q₇^Q₆。

如果将并行化后产生的伪随机序列的当前状态使用Q₁₅～Q₀表示，伪随机序列的后续状态用D₁₅～D₀表示，以及考虑到在SDH传输系统中进行串并转换时，先接收到的比特放在最高位的惯例，在设计本发明并行的伪随机序列发生器时也必须要遵循这一惯例。这样将图3中的伪随机序列发生器实现并行化后，在一个时钟周期中能够得到16个伪随机比特，但是它的功能特性应该保持不变。也就是说，如果将并行产生的伪随机序列按照下式来排列：

其中Q₁₅～Q₀表示当前的伪随机序列，而直线右侧的D₁₅～D₀表示下一个时钟周期的伪随机序列，其取决于各个D触发器的输入端状态。

依据从图3得出的反馈逻辑关系式：D₀＝Q₇^Q₆，可以推导出：D₁₅＝Q₆^Q₅，D₁₄＝Q₅^Q₄的反馈逻辑关系式，依此类推还可以得出决定D₁₃～D₀的反馈逻辑关系式，如下述各式所示：

(1)D₁₅＝Q₆^Q₅                     (2)D₁₄＝Q₅^Q₄

(3)D₁₃＝Q₄^Q₃                     (4)D₁₂＝Q₃^Q₂

(5)D₁₁＝Q₂^Q₁                     (6)D₁₀＝Q₁^Q₀

(7)D₉＝Q₀^D₁₅＝Q₀^Q₆^Q₅       (8)D₈＝D₁₅^D₁₄＝Q₆^Q₄

(9)D₇＝D₁₄^D₁₃＝Q₅^Q₃           (10)D₆＝D₁₃^D₁₂＝Q₄^Q₂

(11)D₅＝D₁₂^D₁₁＝Q₃^Q₁          (12)D₄＝D₁₁^D₁₀＝Q₂^Q₀

(13)D₃＝D₁₀^D₉＝Q₁^Q₆^Q₅      (14)D₂＝D₉^D₈＝Q₀^Q₅^Q₄

(15)D₁＝D₈^D₇＝Q₆^Q₄^Q₅^Q₃  (16)D₀＝D₇^D₆＝Q₅^Q₃^Q₄^Q₂

式中^表示异或运算，D₁₅～D₀表示伪随机序列的后续状态，Q₁₅～Q₀表示并行化后产生的伪随机序列的当前状态。

国际电信联盟的标准化部门ITU-T在关于SDH的标准G.707中给出如图3所示的扰码功能图时，明确规定该图中的串行伪随机序列产生器的初始状态为：1111111。根据该规定，可以确定本发明的并行伪随机序列产生器的初始状态。为了与图3中的串行伪随机序列产生器的功能等效，Q₁₅～Q₉的初始状态应该为：1111111；而Q₈～Q₀的初始状态则可依据下面的关系式得到：

Q₈＝Q₁₅^Q₁₄＝1^1＝0；    Q₇＝Q₁₄^Q₁₃＝1^1＝0；

Q₆＝Q₁₃^Q₁₂＝1^1＝0；    Q₅＝Q₁₂^Q₁₁＝1^1＝0；

Q₄＝Q₁₁^Q₁₀＝1^1＝0；    Q₃＝Q₁₀^Q₉＝1^1＝0；

Q₂＝Q₉^Q₈＝1^0＝1；     Q₁＝Q₈^Q₇＝0^0＝0；

Q₀＝Q₇^Q₆＝0^0＝0。

综合上述推导的各式，可以得到本发明的并行伪随机序列产生器的初始状态Q₁₅Q₁₄Q₁₃Q₁₂Q₁₁Q₁₀Q₉Q₈Q₇Q₆Q₅Q₄Q₃Q₂Q₁Q₀为：1111111000000100。

得出上述关系后，就可以将简单线性反馈移位寄存器的伪随机序列发生器(SSRG，Simple Shift Register Generator)和模块式线性反馈移位寄存器的伪随机序列发生器(MSRG：Modular Shift Register Generator)结合起来构造一种并行的伪随机序列产生器。

本发明是使用16个寄存器来保存产生的伪随机序列，设置寄存器并行化后产生的伪随机序列的当前状态为Q₁₅～Q₀，寄存器构成的伪随机序列的后续状态则是由各个寄存器的输入决定。自然地，根据上述公式(1)～(16)确定了各个寄存器的反馈输入D₁₅～D₀。因此，本发明的并行伪随机序列产生器与图3所示的帧同步扰码器的功能图中的串行伪随机序列产生器等效。

图6和图7展示了本发明中并行的伪随机序列产生器的具体电路图。

参见图6，图中的上半部分为由16个D触发器D₁₅～D₀和16个异或门组成的并行的伪随机序列产生电路PSRG。该电路在帧同步信号为高时，触发器D₁₅～D₀分别复位为：1111111000000100。该电路处于正常工作状态时能够在一个时钟节拍同时产生16比特伪随机序列，该伪随机序列与16位的并行输入信号按位异或后，形成扰码后的信号输出。

参见图7，图中的上半部分与图6完全相同，为由16个D触发器D₁₅～D₀和16个异或门组成的并行的伪随机序列产生电路PSRG。该电路在帧同步信号为高时，触发器D₁₅～D₀分别复位为：1111111000000100。该电路处于正常工作状态时能够在一个时钟节拍同时产生16比特伪随机序列，该伪随机序列与16位的并行扰码信号按位异或后，实现解扰，形成16位的并行信号输出。

本发明已经使用现场可编程门阵列(FPGA)实施了SDH传输系统的帧同步并行扰码器和并行解扰器电路，之后，又在40Gbit/S的SDH复用和解复用设备上进行了测试试验，实施试验的结果表明该电路的功能完全满足国际电信联盟有关SDH的标准G.707的要求，实现了发明目的。