用于减少同步源之间交换的相位跳变的方法和装置

摘要

公开用于当在同步参考源之间交换时、减少同步信号之间交换时的帧同步信号中相位跳变的方法和装置。产生两个参考源(信号)中每个锁相到的、并且频率是相应参考信号的n倍的新参考信号。选择信号选取要用的新参考信号，并把所选的一个重新分割成其原始频率，创建到锁相环的输入信号，锁相环产生所得帧同步信号。这样，最大相位跳变从原始参考信号的一个周期减少到新参考信号的一个周期。本发明特别适合减少PDH系统中主帧同步信号的相位跳变。

说明书

发明领域

本发明涉及通信网络中的同步，具体来说，涉及同步参考源之间交换时的帧同步信号中相位跳变的减少。

发明背景

像蜂窝环境的核心网中的连通层那样的通信网络的低层可被看作管理数据流的分布资源的层。这种网络中包含的一些主要节点是把数据从输入线路由和引导到输出线的交换机。这些交换机中的可靠内部同步对于把通过交换机的比特滑动保持尽量低是关键的。

交换机通常配备内部时分复用总线，它以预定义的方式把数据时隙构成的帧从交换机的接收侧引导到发送侧。为了这些帧的正常传送，使它们与发起各帧的传送的主定时器同步。

H.110标准规定，在节点、例如交换机内，存在主定时的两个可能的提供者，即基本主定时器和辅助主定时器。具有两个主定时器的目的在于，如果基本主定时器出故障，则辅助主定时器将接管节点中的定时。这种情况的原因可能是某些输入线中的线路故障、不良质量的信号、停电等。

基本和辅助主定时器的时钟源是参考信号netref#1和netref#2。节点中的任何串行输入端口可以是netref#1和netref#2的源。这些时钟与网络中的特定定时同步。

但是，问题面不是专门涉及H.110解决方案，而是用作示例。为了说明本文档提出的问题，考虑一个附加示例系统，即准同步数字系列(PDH)。PDH是一般适用于64k比特/秒到139264M比特/秒的数据率大小的数据传输的传输协议。

图1表示PDH系统中的同步机制的简化框图和时序图。通常从串行数据链路提取的两个(或两个以上)参考其中之一用作主帧同步信号的定时参考。参考(REF1和REF2)和帧同步信号(FRAME_SYNC)通常为表示一个TDM帧的8kHz信号(125us周期)。

REF1和REF2可具有任意的相位关系。PLL主要用于抖动衰减以及消除从一个参考切换到另一个参考时的相位变化。外部选择信号(SEL)选择是REF1还是REF2将被选作定时参考。在从一个参考切换到另一个参考时(即，当所选参考消失时或者如果参考的质量低劣)，参考之间的相位差将导致PLL的输入上的相位跳变。这将逐渐导致帧同步信号的相位变化。相位变化可能高达参考信号的一个周期(最坏情况)。两个最坏情况相位跳变条件在图2和图3中进行说明。

FIFO通常放置在TDM总线之前，用于减小数据率变化和小的相位不规则性的影响。但是，这些FIFO的尺寸不是定为吸收大相位跳变，因为深FIFO的使用导致更长的定时延迟和更多的逻辑。因此，上述帧同步信号中的相位跳变可导致FIFO的溢出，从而又导致比特滑动和比特差错，而且可能需要在从一个定时参考切换到另一个参考时数据的重新同步和重传。

WO 98/25367和WO 98/25368公开了一种产生定期锁定到多个锁相环中所选的一个的系统时钟信号的方法的变体，所述多个锁相环中的每个发出与外部参考信号构成锁相关系的时钟信号。数字误差信号从所选锁相环传递到中央数控振荡器，系统时钟被锁定到来自中央数控振荡器的输出信号。

US 5909149公开了一种采用多个可交换压控振荡器的多频带锁定环路。提供单个PLL，它对于每个所需频带具有不同的压控振荡器。响应为把环路固有频率保持在相同点而选取的特定频带，交换锁相环中的相位检测器的传递函数，而不管环路传递函数的其它变化，诸如压控振荡器的频率斜率的变化以及环路分频电路的分频比的变化。

WO 98/25367和WO 98/25368的缺点之一在于，需要许多逻辑，因为需要若干相位检测器和数控振荡器。这又构成极复杂的解决方案。另外，数字误差信号必须在一段时间上求积分。

US 5909149真正是关于在两个频率参考之间交换的问题，但它只关注当从一个频带交换到另一个时出现的交换问题，而未关注具有相同频率的两个参考之间的相位跳变。因此，该公开没有解决这个问题，因为它没有衰减频率参考之间交换时的相位跳变。

发明概述

本发明的一个目的是提供一种消除上述缺点的方法和装置。所附权利要求书中定义的特征表现了这种方法和装置的特征。具体来说，本发明公开一种在电信或数据通信网中用于减少从第一原始参考信号交换到第二参考信号时的帧同步信号中相位跳变的方法和装置。该方法包括以下步骤：产生分别锁相到第一和第二原始参考信号的第一和第二主参考信号，每个主参考信号的频率是相应原始参考信号的频率的n倍；通过选择信号选择主参考信号之一；将所选主参考信号的频率重新分频到其相应参考信号的频率；把已分频信号输入锁相环电路，用于产生帧同步信号。所述装置实现这个方法。

附图简述

为了使本发明更容易理解，以下论述将参照附图进行。

图1表示框图和时序图，说明PDH系统中的同步机制的基本概念，

图2表示时序图，说明图1的系统中的帧同步信号的最坏情况相位跳变其中之一，

图3表示时序图，说明图1的系统中的帧同步信号中的另一种最坏情况相位跳变，

图4表示框图和时序图，说明根据本发明改进的PDH系统中的同步机制的一个示例。

详细说明

本发明描述一种减少在同步参考源之间交换时、帧同步信号中的相位跳变的方法。

本发明基于对以下事实的认识：当产生主帧同步信号时，必需锁定到参考的频率，但与参考的相位关系并不重要。

为了减少从一个参考切换到另一个参考时的相位跳变，本发明引入相位锁定到参考信号的“时钟”(MREF1和MREF2)，其频率为参考信号的n倍(n为整数)。这些时钟可由通过高频时钟(CLK)定时以及通过参考信号复位的计数器产生，如图4所示。

在复用之后，所选“时钟”(MREF)再次重新分成原始频率。这样，最大相位跳变从参考信号的一个周期减少到MREF信号的一个周期，如图4所示。MREF“时钟”的频率应当尽可能高，从而使切换时的相位跳变最小化，但它不得过高而导致出现两个REF脉冲之间的MREF“时钟”周期的可变数量。当MREF的频率高到使MREF的周期小于REF信号的最大容许频率偏差的Δ周期(REF(标称周期)-REF(最小周期)或REF(最大周期)-REF(标称周期))时，会出现这种情况。因此，MREF周期必须始终大于这个最大周期变化。

图4中示出本发明的一个示例实施例以及说明参考信号移位的情况的时序图。这种情况说明本发明的效果。

通过相位锁定频率为相应参考信号的频率的n倍的时钟信号与参考信号本身，两个可用参考信号REF1和REF2产生MREF1和MREF2。MULTn表示MREF1和MREF2频率分别等于REF1和REF2频率与n相乘，其中n为2的幂的整数(2、4、8、16等)。MREF1和MREF2与选择信号(SEL)复用，使得在SEL为低电平时选择MREF1，以及在SEL为高电平时选择MREF2。然后，所选MREF信号除以n(最好通过计数器来进行)，产生PLL_IN，它是最终输出所得主帧同步信号的PLL电路的输入。DIVn表示PLL_IN频率为MREF频率除以n，其中n是与MULTn中相同的整数。

在图4所示的情况下，PLL_IN在REF1之后立即达到高电平。这只是为了表明，即使SEL从REF1改变到REF2，PLL_IN的相位也没有改变。PLL_IN达到高电平，因为DIV元件已经计数了n个周期。MREF在下一个REF2被复位，但由于MREF1和MREF2的周期短于两个REF脉冲之间的最大相位变化，因此两个REF脉冲之间的MREF“时钟”周期的可变数量不会出现。应当指出，它不再是REF1/REF2与PLL_IN的相位之间的任何相关。原来的PLL这时已经成为频率锁定环(FLL)，它抑制大于一个MREF周期的相位跳变。

MULTn表示MREF1和MREF2频率分别等于REF1和REF2频率与n相乘，其中n为2的幂的整数(2、4、8、16等)。DIVn表示PLL_IN频率为MREF频率除以n，其中n是与MULTn中相同的整数。

应当指出，在图4的定时图和框图中选取的逻辑电平和特定逻辑器件可以不同方式来选取。定时图和框图的目的是说明在利用本发明时可能出现的事件的实施例和情况，而不是限定如所附独立权利要求中定义的本发明范围。

本发明的主要优点在于，从一个参考交换到另一个参考时的最大相位跳变可从参考信号的一个周期减小到REF信号的最大容许频率偏差的Δ周期(REF(标称周期)-REF(最小周期)或者REF(最大周期)-REF(标称周期))。

此外，在从一个参考切换到另一个参考时可以避免比特错误，而不用实现大FIFO，从而提供减小的误码率。避免大FIFO还减少定时延迟和逻辑量。

本发明提供不复杂的解决方案，而且将需要更少的数据重新同步及重传。

缩写词

FIFO  先进先出缓冲器

FLL   频率锁定环

PDH   准同步数字系列

PLL   锁相环

PDH   准同步数字系列

参考文献

[1]WO 98/25367和WO 98/25368；用于产生系统/中央时钟信号的方法和电路

[2]美国专利5909149；采用开关压控振荡器的多频带锁相环