晶体管的减少噪声技术和使用插话式激励的小型装置

摘要

本发明提供了多种用于减少非易失性存储器件的读取中所固有的噪声量的方法，该等方法通过将一个插话式激励(例如，一个时间变化电压)施加到单元的某个端子或某些端子作为读取过程的一部分来减少噪声。本发明的各个方面也可扩展到非易失性存储器以外的器件。根据本发明的一个方面，除了将正常的电压电平施加到该单元作为读取过程的一部分之外，还将一个时间变化电压施加到该单元上。一组实施例是仅在读取过程的信号积分时间之前或在积分时间期间将单组或多组交变电压施加到一个浮动栅存储单元的一个或多个端子上。在其它实施例中，可使用其它可再生的外部或内部激励，这些激励是可重复的，其平均影响(从一个积分时间到下一个积分时间)保持充分的恒定以使其具有净的减少噪声的效果。

说明书

技术领域

本发明大体上涉及晶体管和含有计算机可读存储器件的小型电子装置，该计算机可读存储器件能被静态读取(如在已知的静态RAM读取方案中)，也能被动态读取(如在使用紧接着有信号形成的预先充电的动态RAM中)，更具体的说，本发明涉及在读取它们的信息内容时减少噪声的方法。

背景技术

在如EEPROM或闪速存储器的非易失性半导体存储器中，增加每个存储单元所存储的数据量以增加存储密度。与此同时，降低这种器件的工作电压以减小功耗。这导致在较小的电压或电流值范围内存储更多的状态。随着数据状态之间的电压或电流间隔减小，噪声的影响在这些单元的中变得更加显著。例如，在工作于5伏的二进制存储EEPROM单元中可接受的阈值变化，在工作于3伏的每个单元具有4个读取或4个以上可存储位的器件中是不可接受的。在美国专利第6,044,019号中描述了噪声在非易失性存储器中的一些后果以及用于处理该噪声的方法，其内容以引用的方式并入本文中。

传统上将物理上较大的晶体管用于敏感的模拟应用中，而使用工作于二进制模式下的物理上较小的数字晶体管的数字电路对于存在的低噪声电平不敏感。即使4级存储非易失性存储器(2位/单元)也具有足够大的感测余量，从而在多数情况下通常不受此种噪声的影响。然而，随着存储器器件的尺寸持续减小，如单个电子或量子效应的非宏观影响已越来越显著，并且已经加剧了该噪声问题。

在下面的参考文献中讨论了此种小尺寸器件的操作的各个方面，它们以引用的方式并入本文中：

【1】″Random Telegraph Noise in Deep-Submicrometer MOSFETS″，作者K.K.Huang等，IEEE Electron Device Letters，Vol.11，No.2，1990年2月；

【2】的″Effects of oxide traps，interface traps，and border traps onmetal-oxide-semiconductor devices″.作者D.M.Fleetwood等，J.Appl.Phys.，Vol.73，No.10，1993年3月15日；

【3】″Quantum Effects on the Extraction of MOS Oxide Traps by 1/f NoiseMeasurements″.作者Andrea Pacelli等，IEEE Transactions on Electron Devices，Vol.46，No.5，1999年5月，第1029页；

【4】″In Depth Exploration of Si-SiO₂ Interface Traps in MOS TransistorsUsing the Charge Pumping Technique″，作者Daniel Bauza等，IEEE Transactionson Electron Devices，Vol.44，No.12，1997年12月，第2262页；

【5】″Critical Discussion on Unified 1/f Noise Models for MOSFETs″作者Ewout P.Vandamme等，IEEE Transactions on Electron Devices，Vol.47，No.11 2000年11月，第2146页；

【6】″A Solution for Current-Voltage Characteristics of Multiple CoupledMesoscopic Tunnel Junctions″，作者N.Mokhlesi等，Superlattices andMicrostructures，vol.21，no.1，第.15-19页(1997年)；

【7】″Capacitive nature of atomic-sized structures″，作者G.J.Iafrate等，Physical Review B VOL.52，Number 15，第10733页，1995年-I，10月15日；

【8】″1/f noise reduction of metal-oxide-semiconductor transistors bycycling from inversion to accumulation″，作者I.Bloom等，Applied PhysicsLetters 58(15)1991年4月15日；

【9】″The decrease of″random telegraph signal″noise inmetal-oxide-semiconductor field effect transistors when cycled from inversionto accumulation″，作者B.Dierickx等，Journal of Applied Physics，71(4)1992年2月15日；

【10】″MOSFET 1/f Noise Measurement Under Switched Bias Conditions″，作者A.P.van der Wel等，IEEE Electron Device Letters，Vol.21，No.1，2000年1月；

【11】″Reducing MOSFET 1/f Noise and Power Consumption by Switched Biasing″，作者Eric A.M.Klumperink等，IEEE Journal of Solid-State Circuits，Vol.35，No.7，2000年7月，

然而在这些文献中没有提供用于在存储器系统中的减少噪声的具体、实用的技术的。

尽管噪声的后果可以使用如在上面以引用方式并入本文中的第6,044,019号专利的技术得以降低，或者使用纠错码(ECC)或如美国专利第5,418,752号中所述的其它相等的错误管理得以处理，其内容以引用的方式并入本文中，然而存储器可受益于多种方法，以减少由处于宏观与微观范围之间的中尺度(mesoscopic)区域引起的噪声。

发明内容

本发明提供了多种用于进一步减少非易失性存储器件的读取中固有的噪声量的方法，该等方法是通过将一个插话式激励(例如，一个时间变化电压)施加到单元的某个端子或某些端子作为读取过程的一部分来减少噪声。本发明的各个方面也可扩展到非易失性存储器以外的器件。根据本发明的一个方面，除了将正常的电压电平施加到该单元作为读取过程的一部分之外，还将一个时间变化电压施加到该单元。一组实施例是仅在读取过程的信号积分时间之前或在积分时间期间将单组或多组交变电压施加到一个浮动栅存储器单元的一个或多个端子。在其它实施例中，可使用其它可再生的外部或内部激励，这些激励是可重复的，其平均影响(从一个积分时间到下一个积分时间)保持充分恒定以使其具有适用的净的减少噪声效果。其它可能具有净的减少噪声效果的激励包括外部或内部产生的光子、声子和磁场。

本发明的其它方面、特征和优点包括于下面的具体典型实施例的描述中，该描述应结合附图。

附图说明

图1A-D展示了一个存储器单元的经测量的电流中的噪声反应。

图2A-C是一个浮动栅存储器单元的中的一个界面状态陷阱的示意图。

图3展示了本发明的一个简化实施例。

图4A-D展示了一个存储器单元结构的一个具体实施例。

图5A-C描述了两个具体的读取过程。

图6展示了一个存储器单元结构的另一个实施例。

图7A-C描述了对图6的结构的读取过程。

具体实施方式

通过减小包含存储单元的电路的各个部件的物理尺寸以及通过增加可在单个存储单元中存储的数据量来增加非易失性半导体存储器的存储容量。例如，如美国专利第5,712,180号和第6,103,573号以及在2000年2月17日提交的美国专利申请案第09/505,555号和在2000年9月22日提交的美国专利申请案第09/667,344号中所述的器件可以在每个物理浮动栅存储晶体管中存储4个或4个以上的逻辑位，该等专利和专利申请案全部转让给SanDisk公司并全部以引用方式并入本文中。在4个逻辑位的情况下，此存储将需要每个浮动栅能够被编码在16个可能的存储器状态之一中。每个存储器状态对应于该浮动栅上所存储电荷的一个唯一值，或者更加精确地说是一个窄范围的值，该值与相邻状态的电荷存储值范围充分地分离，以使该状态与相邻状态以及所有其它状态清楚地区别开来。这对于正常读取操作以及作为编程操作的一部分的校验读取来说是正确的。

在2000年9月27日提交的美国专利申请案第09/671,793号以及在2001年11月20日提交的Shahzad Khalid的标题为“Sense Amplifier for Multilevel Non-VolatileIntegrated Memory Devices”美国专利申请案中描述了多种用于读取存储单元的技术，这两个申请案被转让给SanDisk公司并以引用的方式并入本文中。这些申请案的第一个描述了读取用于4位存储中具有7位或更高的分辨率的存储单元的内容。当在一个3V工作电压窗口中包含此数目的级别时，如同在低压器件中所见的那样，这导致要求分辨能力大约为25mV和以及状态与状态的间隔为200mV。对于该范围，以前可接受的噪声级别现在可导致用一个或多个状态级别的错误来读取该单元的状态。

图1A-D展示说明了存储单元读取中噪声波动的例子。图1A展示了表示该存储单元状态的一些参数的值，在这种情况中，电流I(t)在某个平均值<I>附近波动。在这种情况下，如果信号形成时间比该等波动的典型时间标度长几倍，则可以判定该单元状态的相对无噪值。信号形成时间是指示该单元正在形成的状态的可测量的时间间隔。该可测量的值可以是单元驱动电流值、单元阈值电压、在固定时间量内产生的位线电压降或产生一固定的位线电压降量所需的时间量。在美国专利第No.6,044,019中中描述了一些用于确定单元状态的相对精确的值的方法，图1A选自该专利，并且该专利在上文中以引用的方式并入本文中。

在Carlos J.Gonzalez和Daniel C.Guterman的标题为“Sense Amplifier forMultilevel Non-Volatile Integrated Memory Devices”的共同代决的美国专利中描述了可进一步与这些其它技术相结合的额外读取技术，该专利与本申请案同时提交并以引用的方式并入本文中。由于这些其它技术能处理具有不同特征的噪声分量，所以应将它们视为彼此的补充和对本发明的补充。

在一些情况下，已经发现噪声在幅度上并非正态分布在单个平均值附近，而是看上去具有双峰(bimodal)特征，如在图1B、1C和1D所展示的和在背景技术部分中引用的参考文献【1】中讨论的那样。图1B和1C展示了来自存储器单元的经测量的电流的例子，其中该电流在例如1μA的值附近波动，但具有多个近似等幅度的尖峰，例如0.10μA。在图1B中，该等尖峰位于高于一个基础值的电流处，在图1C中该等尖峰位于较低电流处，而在图1D中由噪声源支配的较高和较低的导电级别(conduction level)具有相当的时间特征。在所有的三种情况下，它们的持续时间随机地变化。在尖峰时间期间以及尖峰之间的时间中均存在着在图1A中所见类型的额外类型的噪声。随着存储器器件的尺寸持续减小，如单个电子或量子效应的非宏观影响已经变得越来越显著，并且由引入这些在中尺度(mesoscopic)区域中产生的瞬间尖峰已经加剧了噪声问题。该等尖峰的幅度和持续时间的范围取决于它们产生的具体机理。

如果该等尖峰的寿命与如在美国专利第6,044,019号中所述的读取过程的积分周期(即，信号形成时间)相比足够短或者该等尖峰足够频繁以使在每一积分时段期间存在统计上大致相等数目的噪声尖峰那么该积分时段的时间平均影响可以是这样的：噪声的影响变得可以忽略。然而，已经发现在一些情况下，一个存储器单元可具有带有特征时间常数的噪声，该特征时间常数可与实际的积分周期可跨越的时间相当或与实质上更长。在这样的情况下，噪声能对由此得到的感测产生不可接受的巨大影响。例如，参照图1D，如果积分周期与发生明显的噪声事件(例如，导致较高电流)的典型时间相当或比该时间短，那么通常将有是两个不同的感测值，这取决于该感测发生在什么时间。这可能大大限制能读取单元的数据内容的分辨率。

例如，考虑闪速存储器单元环境中的一组申请案。在观察关于各种尺寸和类型的晶体管(不同代的闪速存储器以及NMOS晶体管)的晶体管噪声中，已经观察到(例如，见背景技术的参考文献【1】)噪声的幅度与晶体管的宽度相反，而又可能与晶体管的长度相近，以致于噪声随着晶体管的尺寸比例增加。可多次读取晶体管的阈值电压V_TH，并且通过每次测量各个V_TH值来获得测量值可研究晶体管噪声的结果。为了使用半导体参数分析仪来测量V_TH，可扫描栅/控制栅电压V_G以搜索V_G的值，其导致预定量的漏极到源极的电流(例如1μA)。当重复多次V_TH测量时，可发现每次测量的V_TH值有稍微的不同。也可观察到使用较长的积分时间和/或使用较小的增量扫描V_G未必减少噪声或不能大大减少噪声。另一选择为，可将固定的电压施加给所有的晶体管端子，以执行多次(例如几千次)的重复直流(DC)电流测量。总体上说来，电流保持大致恒定。然而，当在精细分辨率标度上观察时，在模拟器件和多级非易失性存储器单元中能检测到通常是不能接受的噪声级别的变化，特别是存储级别的数目是8或更高时(即，每个单元三位或更多位)。发现一个存储器阵列中的一小部分存储器单元是无噪声的。这是在器件测量的一个大样本中的噪声源总体的结果，其通常服从具有特征标准差的正态分布。在具有如图1B和1C所示的特性的器件中，晶体管将表现出正态分布的噪声加上一些电流值，该等电流值对应于窄噪声尖峰而偏离正态分布；在具有如图1D所示的特性的器件中，噪声将具有双峰分布而不是正态分布。很多晶体管在一些电流值(对应于具体的栅电流值)处是相对无噪声的，而在其它电流值处是有噪声的。一些晶体管在大多数电流值处是有噪声的。

在闪存单元的例子中，此种噪声的至少一个来源可能是界面状态陷阱IST(interface state trap)。尽管可在很多不同系统中应用本发明的多种方法以减少来自很多来源的噪声，然而为了显示这些方法如何能减少由具体机理产生的噪声，将详细讨论IST的情形。

基于在大部分现有技术(例如，见背景技术中的参考文献【2】)中采用的命名传统，继续宽松地使用术语界面状态陷阱。严格地讲，此处指的是不仅包括正好位于Si/SiO₂界面的界面状态，而且包括存在于氧化物中的且位于30埃至40埃的界面中的边界陷阱。从电学上讲，边界状态和界面状态(用严格的专业术语)是转换状态(switching state)，然而深氧化物陷阱是固定状态。转换状态可能有时被电子占用，而其它时间是空的，然而固定状态具有在正常的操作温度下长时段内保持它们状态的倾向。在标准的CMOS处理和EEPROM单元的处理中，通常使晶圆经历氢退火(hydrogen anneal)处理。氢退火处理的结果是，在衬底与浮动栅氧化物之间的界面处的界面状态陷阱密度可能降低为1×10¹⁰cm²/eV。由于硅的带隙约为1eV，此技术的低密度值的界面状态陷阱(IST)的此种状态等于位于每个晶体管的栅之下的一个IST的平均数，栅的长度为0.1μm，宽度为0.1μm。这意味着有效通道尺寸通常稍微大于0.1μm的闪速存储器单元将具有一个或多个IST。因此，对应于V_TH的定义，无论源极/漏极电流的预定值是多少(通常在400pA到2μA的宽度范围内)，总是趋于有一些晶体管在任一选定的电流值处表现出IST驱动噪声。

本发明描述的此类噪声源通常是微观的(例如单个原子缺陷、界面陷阱和悬空键(dangling bond)——参见背景技术部分中的参考文献【2】，第5060页)。这些微观缺陷影响的区域在感测中是中尺度的，发出带电陷阱(charged trap)部位的电场线在中尺度距离上延伸(例如，数百埃——参见背景技术部分中的参考文献【3】，图4，第1032页)。随着电子器件缩小到亚微米尺寸，由于器件的尺寸变得与这些随机微观现象影响的区域的中尺度尺寸相当，随机俘获/反俘获事件的影响将变得越来越显著。

通过本发明的技术减少噪声的一个原因可能如下：通过施加一变化的信号，与直流(DC)感测相比较短的间隔使存储器单元变得更加稳定。在较高的激励值期间形成感测信号，在这些较短的间隔期间通过将单元驱动进入强反转使存储器单元变得更加稳定。强反转的沟道电荷密度较高。这意味着反转层电荷能在SiO₂/Si界面处或在SiO₂/Si界面附近更加有效地屏蔽来自带电陷阱的电场线。并且反转越强，反转层越厚，从界面流进更深区域的漏极至源极电流的分量就越大。这些较深的电流被屏蔽以从表面处的随机俘获/反俘获事件延伸得更多。

图2A和2B是一个普通浮动栅晶体管的一个界面状态陷阱的简单示意图。这些图在图2A中从侧面并在图2B中从顶面展示了一个浮动栅存储器。这些图展示了放置在浮动栅203上面的控制栅CG201，浮动栅203按顺序放置在衬底205的沟道之上。当偏置源极S和漏极D，并将电压施加到控制栅时，一个电流在源极和漏极流动，由存储在浮动栅上的电荷量确定该电流的幅度。当从上面看时，位于一对栅下的沟道区域的宽度为W，长度为L。

浮动栅FG 203和衬底205之间的区域被浮动栅电介质(dielectric)占用。电介质和衬底之间的界面导致界面每一侧上的结构不连续，这可能导致一个界面状态陷阱部位。已经发现这些陷阱在垂直于该表面的方向上的密度分布大致为高斯(Gaussian)分布并以该界面为中心(参见背景技术部分的参考文献【4】，图2)。这样的一个部位如图2A和2B中的211所示。

当一个部位被电子占用时，由于延伸进沟道的电子之间的斥力，这导致一个库仑屏障(Coulombic barrier)。结果，有效沟道宽度减少了一个量ΔW。例如，在图1B中的随机尖峰中，尖峰对应于电子的反俘获状态，而基础电流级别对应于俘获状态。一个陷阱的寿命与该陷阱部位到最近导体的距离有关(参见参考文献【1】，公式5)。在目前的文献中仍存在一些对于电流中的变化源是由俘获还是反俘获事件产生这一问题的争论。该变化可被调制(model)成一种有效移动中的变化，一种反转层载子浓度中的变化或这两种变化(参见参考文献【1】和【5】)。某人还可能将电流中的变化调制成是由有效宽度、长度和/或电场中的变化所导致的。更精确的模型将解决处于目前尺度级别的一个复杂三维器件，它受到单个陷阱的占用状态的显著影响。陷阱的电荷状态能影响器件电流的公式(例如，参考文献【5】公式1：ID＝Wμ_effqN_invE_x)中发生的每个术语。即使电流公式对于无缺陷的小型器件是有效的，对于同样的小型器件如果其具有能调制该器件电流的状态的陷阱，该公式将不再有效。通常用于调制器件电流的公式假定器件结构的一个或多个尺寸是相同的。如果缺陷的影响范围与器件的有效尺寸相当，那么有效的假定和公式可能变为无效。对于具有多个陷阱的单元，每一部位的影响将被强加到基础级别上。

一个给定陷阱的特性将取决于用于读取单元的偏压条件。如在图2C中所示，将陷阱211电容性地耦合到源极(S)、漏极(D)、衬底(Sub)和栅(G)，其中控制栅一般通过一个中间浮动栅耦合到该陷阱。通过改变这些端子中的任意一个上的电平能影响陷阱使其达到可变范围。可将该陷阱的很多影响调制成导电微区(conducting island)，如更多地在参考文献【6】中讨论的，其内容在背景技术中以引用的方式并入本文中。

一个示范性实施例是仅在读取处理的信号形成时间(积分时间)之前或读取处理的信号形成时间(积分时间)期间将交流电压施加到器件的一个或多个端子。在其它实施例中可以使用其它可重复的并且平均影响(从一个积分时间到下一个积分时间)保持恒定的外部激励。众所周知的量子隧穿现象是造成进入较深的边界陷阱的俘获/反俘获行为的机理，该等边界陷阱与最近的导体的联络足够微弱以保证电荷局部化效应。对于隧穿电阻，这意味着隧穿电阻必须大于电阻量R_Q＝h/(2e²)＝12.9kΩ，它的屏障比4纳米还要薄，主要的隧穿机理是直接隧穿，如进入和离开局部化的边界陷阱的俘获/反俘获的情形那样。很多的较深的氧化物陷阱距离最近的导体或半导体界面也不到4纳米。最近的导体/半导体界面的一些例子是沟道、浮动栅底部或选择栅底部。如果一个时间变化激励信号通过激励信号的每个循环中的一些K_BT能够使各个陷阱/缺陷/杂质的离散能量状态与最近的导体的联络点的准费米级(Quasi-Fermi level)(F_N，p)不重合，那么该时间变化激励信号可能减少噪声，其中K_B是玻尔兹曼(Bolzman)常数，T是温度。这是因为：如果使电子转移穿过屏障所需的能量比K_BT要小，那么这样的陷阱将具有很短的时间常数，在任意给定的积分时间期间使状态转换多次，并且因此不会产生大量噪声。这是基于后面将要详细描述的中心限制定理的原则。最近导体的联络点是足够接近陷阱的沟道、浮动栅、选择栅或控制栅中的点，以使电子隧穿能在陷阱和该点之间发生。在大多数的应用中，±3K_BT的能量不重合应该足够了。

如果屏障不够厚或能量屏障不够高(即，如果电阻小于R_Q)，那么隧穿可能不是缺陷与最近的电极进行电子联络的机理。这可能是界面陷阱很接近界面的情形或界面陷阱位于界面的半导体侧的那些情形。还应注意：对于这样的陷阱，即使可能不存在提供高电阻的物理屏障，能量屏障也可能是把电荷限制到原子尺寸的电压阱(well)所需的能量的结果。换言之，在缺陷和附近的电极之间可能不存在绝缘原子层；但是即使在这样的环境中，也可能需要能量来将电子放置进缺陷部位或从缺陷部位移走电子。在一个给定系统中，这种所需能量可能是两种不同现象，即尺寸量化和电荷量化的一个或两个的结果。当电压阱的尺寸变得与该阱中的电子的Fermi波长相当时，尺寸量化变得显著。当缺陷的电容变得如此之小以致于库仑阻断阈值能量＝(e²/2C)＝在将一个电子加到N粒子系统中的过程中要克服的最小电容能量(参考文献【7】，公式10)变得比K_BT要大时，电子量化变得显著，其中C是陷阱到外部世界的总电容。尽管电容的概念一般是用作归因于宏观系统的集中参数，然而在微观区域中可将电容向下运用到如在参考文献【7】描述的原子级。在微观的限制下，可将电容界定为产生固定量的电荷ΔQ所需的的每单位电荷功量ΔV，这来自于所讨论系统的真空级别，如参考文献【7】所述。

通常，电子隧穿现象需要由一个薄绝缘体分离的两个导体。引起噪声的隧穿路径的两侧是陷阱/缺陷自身和一些其它导体或半导体，如其它陷阱、晶体管的沟道、漏极、源极、栅或者绝缘体/半导体界面的导电侧(例如，如一个浅沟绝缘区域的侧壁)。沿着晶体管沟道的界面陷阱和边界陷阱，特别是那些更接近于电流瓶颈的陷阱是产生晶体管噪声的主要成分。取决于晶体管的类型，电流的瓶颈可沿着靠近源极侧的沟道或者在图4A-D中的实施例的情形下位于浮动栅和选择栅之间的间隙中。在室温下，6K_BT是156mV。为了用156mV使隧穿路径两侧的准费米级不重合，需要在某个临近的电极上有高得多的电压偏移。在闪速存储器单元的情况下，控制栅可以是用于选择施加激励交流(AC)信号的电极。认为施加到控制栅上的幅度为1V的AC信号。此1V中，只有0.5V的幅度分配给浮动栅(假定控制栅与浮动栅的耦接率为50％)。对于一个在氧化物中的深度为(例如)1纳米并且距离浮动栅7.5纳米的界面陷阱(假定沟道氧化物的厚度为9.5纳米)，浮动栅与被调制为5埃的球形导体的陷阱之间的电容耦接率为10.4％。这个结果是由一个由Avanti公司发布的名为“raphael”的使用3维泊松(Poisson)方程的解算器得到的。陷阱到沟道的电容被计算为2.56×10^-19法(F)，陷阱到浮动栅的电容被计算为2.96×10^-20法，而陷阱的总电容被计算为2.85×10^-19法。陷阱的半径5埃只是根据经验作出的猜测。并且，在下面的感测中，假定氧化物的相对介电常数为定值3.9可能是无效的：陷阱和沟道之间的一些原子层可能由SiOx(相对于SiO₂)组成。SiOx具有的氧元素比SiO₂要少，有一些氧空位。SiOx可能具有与SiO₂不同的相对介电常数。此外，在如此小的尺寸下，泊松方程可能已经不再有效。使用上述的电容值(p13，L3，漏译“values”)导致仅将1.0V控制栅幅度的50mV分配给陷阱。由于也利用施加到控制栅上的交流信号来调制沟道电压，所以信号幅度的大部分被浪费，这是因为其不产生陷阱和沟道之间的电压差。考虑这个只会将计算出的电压减少到低于50mV。为噪声源提供所需的电压偏移(目标是改变隧穿屏障的两侧之间的电压差)的低效率在于通常需要提供施加到任意给定端子的高电压偏移(在很多伏的范围内)以有效地减少噪声。即使陷阱和最近电极之间的电压屏障是这样的：通过一些其它机制而不是隧穿使电子进入和离开陷阱，在本申请案中揭示的减少噪声的技术仍然有效。隧穿的概念有益于解释这样的事实：与俘获/反俘获相联系的时间常数跨越幅度的很多数量级(order)，从亚微秒延伸到很多年。

其它可能具有净减少噪声效果的插话式激励的例子包括外部或内部产生的光子、声子和磁场。本发明描述的噪声源本质上通常是微观的，包括器件的任何物理区域中的陷阱部位和原子缺陷。随机的电子/空穴隧穿能改变一个陷阱部位的状态。陷阱的空位或占用将影响器件的特性，这取决于陷阱的位置。随着器件缩小为中尺度尺寸和更小，即使单个陷阱的影响也变得越来越显著。在下一代器件中，这些影响可成为器件特性的主导部分以致于即使很小器件的可靠的二进制操作也变得不可能。如果与陷阱的状态变化相联系的时间常数与信号积分时间的数量级相同或比信号积分时间长，那么陷阱状态间的随机转换将成为噪声源。然而，如果能为陷阱提供足够的激励以按要求改变它的状态，那么利用在单个信号积分时间期间施加到陷阱的多个激励，能迫使该陷阱在每个积分时间期间作出几个独立的决定。这样能减少器件噪声，由于每个测量由几个独立的子测量组成。因为陷阱具有类似存储器的特性，所以子测量与激励之间的快速交替的另一选择将是等待一个比任何两个子测量之间的陷阱的特征时间常数都要长的时段。然而，在很多情况下，这个等待过于太长。

一个示范性实施例包括在积分时间期间通过将一个梯形交流信号施加到一个NMOS晶体管的栅来激励系统。在这种情况下，有效的积分时间被限定为栅电压为高的时段。由于晶体管的非线性反应，在大部分的下降时段、所有的低电压时段和大部分的上升时段期间，栅电压低于阈值而漏极至源极的电流太低而不能对平均积分电流作出显著的贡献。例如，假定3/4的积分时间没有电流。为了补偿这种情况并仍然维持与标准的直流情况下相同的平均电流，在高时段期间可增加栅电压以使高时段的电流值与直流电流值的4倍一样大。

例如，如果在一个积分时间内有10个交流循环，就可描述下面的情形。产生噪声的界面陷阱部位表现为如同具有类似存储器特征的随机的不规则的微浮动栅。如果从陷阱到沟道的隧穿电阻足够高，那么所俘获的电荷的平均占用/空位的寿命可与积分时间的数量级相同或比积分时间长。在此种情况下，连续测量可发现单元状态的相同值。然而，更靠后执行的测量(利用比陷阱的当前占用状态的寿命更长的插入延迟)能发现该单元的状态是不同的。以下面的方式可将这个同样的想法扩展到单个信号形成时间(对应于单个校验的积分时间)。在一个实施例中，在单个积分时间期间将多个交流信号施加到闪速存储器的控制栅。如前面所述，这些激励的高值比直流读取电压稍高一些，低值是比高值低的多个电压，并且低值的持续时间足够长以迫使陷阱的占用状态进入到空位状态，在一个从前一高时段中的陷阱占用状态开始的高时段期间有效地打乱陷阱的占用状态。以此种方式，单个信号形成时间将由几个子积分时间(高时段)组成，在每个子积分时间期间，陷阱的状态与前一子积分时间期间的陷阱状态无关。因此，高时段的目的是通过位线的放电共同形成位线电压信号，而插入的低时段的目的是解除一个高时段期间的陷阱状态与下一个高时段期间的陷阱状态之间的相关性或打乱这些状态。到低时段的末尾，迫使陷阱进入到它的空位状态，并且一旦将高电压值施加到控制栅，该陷阱将作出是占用还是保持空位的新的随机决定。因为我们现在仅考虑其特征寿命与直流积分时间数量级相同或比直流积分时间长的陷阱，所以可以有把握地假定：对于这些陷阱每个子积分时间期间的陷阱状态通常保持与该子积分时间的持续时间内的陷阱状态相同。内循环测量的噪声与俘获/反俘获寿命可与信号的向上时段相当的程度保持相关。另一方面，只要低值明显低于高值并且低的持续时间可与高的持续时间相当，那么中间循环的噪声就不相关。当与相同数目的平均直流电流测量(每个平均的直流电流测量具有与交流的情况下相同的积分时间)比较时，多个平均电流的交流测量的分布将有很小的变化，每个平均电流的交流测量是通过平均10个不相关的交流循环得到的。

众所周知，由各个元素组成的组中的特性变化大于由相同元素的总体组成的多个元素组成的组中的特性变化。这被称为中心限制定理(见Erwin Kreyszig的“AdvancedEngineering Mathematics”第五版)。中心限制定理的多种变形的一种如下所述：使X₁、X₂...X_n为独立的随机变量，该等随机变量具有相同分布函数并因此具有相同的平均值μ和相同的标准差σ。使A_n＝(X₁+X₂+...+X_n)/n。那么随机变量A_n是大n限制下的渐近正态的随机变量。此外，无论n的值是多少，A_n的平均值等于μ，而A_n的标准差等于这暗含着：由例如9个独立的子测量的平均组成的测量将具有比每个子测量的分布的固有标准差还要小3倍的标准差。在这种情况下，标准差和噪声是可互换的。在此处提供的最核心和最有效的概念是通过平均几个独立的子测量能减少噪声的能力。在任意选定的电极上远离电极的直流读取电压的电压偏移(激励)将优先填充或掏空陷阱，这取决于该等偏移的符号。这有效地迫使陷阱每当将偏移放回到读取值的时候就作出关于其占用状态的独立决定。如果子测量与这些打乱的电压偏移交织，那么将去除每个子测量与其余子测量之间的相关性。因此插话式激励的主要任务是去除一个子测量期间的陷阱状态与下一个子测量期间的陷阱状态之间的相关性。偏移的符号可正可负。负偏移在在感测中实施起来可能更简单，例如，对于负激励期间，低于直流读取电压值的控制栅电压自然地切断了n沟道晶体管中的单元电流。然而，具有足够高幅度的负偏移通常将需要将负电压施加到某些电极上，并且这在一些系统中可能不容易实施。另一选择为，可采用正电压偏移以避免使用负电压。然而，使用正偏移的情况下，基于n沟道的单元在正偏移期间将变得比所希望的更加强壮，并且在施加所期望的直流读取条件的时段期间将不能正常地形成读取信号。为了克服此问题，晶体管路径中的一些其它开关不得不在正偏移期间关闭单元电流。在图6的实施例的NAND结构中，可将激励施加到一个选定的字线上，在此情况下，该开关可以是已有的漏极侧选择栅、源极侧选择栅、相同片段中的一条未选择的字线或上述各项的组合。在图4A-4D的实施例的双浮动栅源极侧注射(DFGSSI)的情况下，可将激励施加到一个选定的控制栅(有时也导向栅)。在此情况下，该开关可能是选择栅(即字线)、转移栅(一对浮动栅的另一个控制栅)或二者兼有。在任意给定的结构中，或者将电流路径中已有的晶体管用作上述开关，或者重新设计新的晶体管以执行在正激励期间切断器件电流的任务。

可能存在如对输送交流激励的线的RC时间常数或1/2CV²f的功率需求的限制。例如，在图4A-4D的实施例中的DFGSSI结构的情况下，为了读取一个扇区(512个字节)的内容，必须以高频向上和向下驱动超过一千条控制或导导向栅线，这需要相对大量的功率以在每个二进制搜索读取的校验步骤上执行多个交流循环激励。下面是减轻此问题的一些方法。通过硅化多晶硅线，通过通常将多晶硅线转换为金属线，或通过减少局部线片段的长度和仅将激励输送到局部片段(使用电容性藕接于重要线的局部增压板或增压线)，可降低输送激励的线的RC时间常数。已经发现：即使有效的积分时间已经被缩短为直流积分时间的四分之一，使用上述方法也能减少噪声。

在直流读取条件下，令人讨厌的陷阱可被占用或被空着。为了简单起见，考虑在直流读取的条件下电子陷阱的准费米级和附近的沟道对准的情况。在此情况下，陷阱在平均50％的时段中处于空位(即P_V＝0.5)而另外的50％的时段被占用(即P₀＝0.5)。进一步假定隧穿电阻使平均占用寿命为τ₀＝1000微秒。在这些假定下，平均空位寿命也将是τ_V＝1000微秒。因此，同种转换之间的平均时间是τ_T＝1000+1000＝2000微秒，其中τ_T是从一个隧穿进入事件到另一个隧穿进入事件或一个隧穿出来事件到另一个隧穿出来事件的平均时间。应注意：由于泡利(Pauli)不相容原理，在进入同一陷阱的任意两个隧穿进入事件之间就将发生一个隧穿出来事件。假定一个直流读取积分时间为10微秒，一个读取可发现电子被俘获，另一个读取可发现其被反俘获。在一个直流积分时间内发生一个或多个隧穿事件的几率非常低。但是如几秒之后执行另一个读取，那么这两个读取的结果不相关。因此，在任何单个直流积分时段中的陷阱状态(陷阱的短期记忆)中相关性较高，而在使用较长(与τT相比)插入延迟执行的读取之间相关性较低。

考虑交流感测的情况，其中闪速存储单元的控制栅电压变化10次，在幅度上具有几伏的梯形脉冲序列，且在周期上小于1微秒以使在执行读取过程中没有损失。由于占空比为25％，所以脉冲的高电压值应大于直流读取值以使高时段期间的电流比低时段期间的电流大4倍。脉冲的低值应该足够低以几乎能够保证在每个低脉冲期间电子撤出该陷阱。这使每个高时段期间的陷阱状态与前一高时段期间的陷阱状态无关。为了讨论，假定控制栅的每1V对占用概率具有10倍的影响。因此如果在P₀＝0.5和P_V＝0.5的直流读取条件下，那么控制栅上的电压多1伏，P₀就变成0.95而P_V变成0.05。在控制栅上的另一伏将使概率P₀＝0.995而P_V＝0.005。如果控制栅的电压从直流读取条件减少1V，那么P₀变成0.05而P_V变成0.95。引入对称的进入陷阱和从陷阱出来的隧穿概率和每十进制1V的概率改变的假定是为了简化该解释。这些假定的有效性不影响减少噪声技术的有效性。在界面状态陷阱的例子中，重要的Fermi级是直接位于界面状态下的沟道中的一点处的沟道Fermi级。如果陷阱能级低于Fermi级，那么陷阱通常被占用，而偶尔不被占用。在这样的情况下，大部分时间内直流读取电流是处于某个基值，具有偶然短持续时间的向上尖峰。另一选择为，当陷阱能级高于Fermi级时，那么陷阱通常不被占用而偶尔被占用。在这样的情况下，大部分时间内直流读取电流是处于某个基值，具有偶然短持续时间的向下尖峰。能量上越不可能发生俘获(或反俘获)事件，初始的反俘获(或俘获)状态的寿命就越长。俘获/反俘获事件前后的总系统能量E_i和E_f之间的差ΔE＝(E_f-E_i)＝(E_final-E_initial)规定此事件的概率。ΔE越大，转换事件的发生的可能性就越小，并且具有能量E_i的初始状态的寿命就越长。如果ΔE是负的，那么状态E_i的寿命就短。

ΔE的值负得越多，状态E_i的寿命就越短。ΔE至少由两个分量组成：1)转换前后之间的静电能量差，2)电源为了使电子穿过电阻隧穿屏障而消耗的功，该电阻隧穿屏障在该屏障两侧有两个不同的电压。例如，如果ΔE的静电分量比K_BT小得多，但是隧穿电阻大R_T大，那么每单位时间的隧穿概率就小，俘获和反俘获状态的寿命就长。在这样的情况下，在长时段内，电流大致是一半时间处于某个高值而一半时间处于某个低值，在两个值之间经常转换抑或很少转换，这取决于陷阱的隧穿电阻。

回到示范性实施例的减少噪声的技术，交变信号可具有多个不同的波形，这些波形包括但不局限于正弦波、矩形波、三角形波和梯形波。由于单元的反应是非线性的，施加到一个端子上的组合的周期性和非周期性的电压部分可能不具有与单独的直流部分相同的平均值。例如，图3展示了连同非周期性电压(V_aper)一起施加到栅上的周期性干扰(V_per)的例子。组合的波形307可能不关于电平(313)对称，电平(313)将用于测量没有交流部分的相同数据状态。由于如果尖峰太高那么尖峰效应可能饱和，所以将组合的波形安排成这样使得它在极端的尖峰处足够高和足够低。另外，不需要使用整数个的周期性部分的循环。只要波形对于一个待测量的给定状态可再生并且达到所期望的效果，该波形就可被使用。

为了达到所希望的俘获/反俘获，由于主要的影响在循环的底部和顶部，所以示范性的实施例使用占空比为50％的波形来去除读取的相关性。由于这个原因，可能较佳使用方波或梯形波，因为与正弦波或三角波相比，这些波在其尖峰电平处具有占空比的较大部分。尽管方波使峰值最大化，然而实际上方波受到过冲(吉布斯(Gibbs)现象)的影响，特别是在高端处该过冲对再现具有不良影响。因此，梯形波经常是最好的折衷。

尽管为了说明目的，图3展示了施加到栅的激励，然而其它实施例可将激励施加到其它端子。如图2C所示，通过改变单元任意端子上的电压可影响陷阱上的电压电平，这种改变可将此电压的某个部分以优先方式输送至隧道结合处的每一侧上的两个导电入口中的一个。例如，可将其施加到衬底，允许同时将激励施加到多个单元，并且也避免了与施加到栅上的读取电压相干涉。下面对于各种单元实施例讨论其他的例子。

设置各种电压的电路将是在电路阵列中形成外围元件的解码器和电路驱动器。在美国专利第5,172,338号、第5,272,669号以及美国专利第5,712,180号、第6,103,573号、2000年2月17日提交的专利申请案第09/505,555号和2000年9月22日提交的专利申请案第09/667/344号中更充分地描述了这些电路，其中美国专利第5,172,338号和第5,272,669号在上文中已以引用的方式并入本文中，其余的专利或专利申请案以引用的方式并入本文中，并且在下文中关于多个浮动栅的实施例被提及。

使用多个不同的参数可判定一个存储单元的状态。在上面的例子中，通过电流感测来执行对单元存储的电荷级别的判定，其中使用固定的偏置条件来感测电流的导电幅度。另一选择为，可通过感测阈值电压作出这样的判定，其中使用变化的导向栅偏置条件来感测这样的导电的开始。这些方法代表了几个更加标准的方法。

另一选择为，通过使单元的电荷级别所确定的驱动力控制被动态保持(例如，用一个预充电的电容)的感测节点的放电率来动态地执行判定。通过感测达到一个给定放电电平的时间，判定存储的电荷级别。在这样的情况下，指示单元条件的参数是时间。在以引用的方式并入本文中的美国专利第6,222,762号和上文中以引用方式并入本文中的题为“Sense Amplifier for Multilevel Non-Volatile Integrated Memory Devices”的美国专利申请中描述了这种方法。另一可选技术使用频率作为参数来判定存储单元的状态，这是在上文中同样以引用方式并入本文中的美国专利第6,044,019号中描述的一种方法。

上文中以引用方式包含于本文中的美国专利第5,172,338号和以引用方式并入本文中的美国专利申请案第08/910,947号中更加充分地发展了电流感测方法，并且这些方法可能应用于下面描述的各个实施例中。然而，下面的说明的大部分使用阈值电压Vth感测方法(或者称为电压边限(voltage margining))，这是由于这个方法改进了感测分辨率，使电流并从而使与大规模平行读取操作相联系的电源保持为低，并且使高位线电阻的易损性变得最小。在美国专利第6,222,762号中更充分地发展了该V_th感测或电压边限方法。另一项电压感测技术，其响应给定的栅电压监测固定漏极电压源处的电压，是(例如)在上文中以引用方式并入本文中的美国专利申请案第09/671,793号中描述的源极跟随技术。

可采用二进制搜索技术或较慢的线性搜索技术来发现单元的状态。在这样的方案中，一个读取操作将由几个校验步骤组成。每个校验操作由将确定的直流控制栅电压施加到单元上和检查以查看在施加的控制栅电压值下该单元是开还是关所组成。在智能选定的控制栅值下执行的多个此种校验操作将组成一个读取操作。每个校验可用多种方法执行，如电流感测对电压感测，动态感测对静态感测和动作时间(time to trip)的感测对固定时间的感测。大部分这些变化以上已经讨论过或提及过。动态-固定-时间-感测将由下面一系列事件组成。1)将所要的电压加到控制栅上，并使其保持在该电压直到该感测已经完成之后。2)将位线预先充电到一个固定的电压。3)释放位线，允许单元电流降低位线电压。4)在从释放事件开始的固定的时间量之后，基于位线电压或高于还是低于预定的值来锁定该单元状态。5)现在控制栅电压可返回其等待值(stand-by value)或被迫成为另一个校验操作的下一个期望值。

在一个实施例中，读取操作的每个校验步骤可先于单个脉冲激励或先于正好在积分起点之前的多个激励脉冲，这称为预处理。另一选择为，或另外，在积分时间期间可施加单个或多个激励脉冲。单独的预处理可能具有下述优点。单个向下的预处理电压脉冲可将大多数的陷阱设置成它们的空位状态。如果绝大多数的陷阱是这样的使得在直流读取条件下，它们的空位状态寿命比它们的占用状态寿命长，并且还与积分时间相当或比积分时间长，那么(多个)负向预处理脉冲可具有全部的减少噪声效果。这可能是一些绝缘材料和一些典型直流读取条件的情况。如果绝大多数的陷阱是这样的使得在直流读取条件下，它们的占用状态寿命比它们的空位状态寿命长，并且还与积分时间相当或比积分时间长，那么(多个)正向预处理脉冲可具有全部的减少噪声效果。这可能是一些绝缘材料和一些典型直流读取条件的情况。尽管在一些情况下，存在利于负向预处理的脉冲的材料趋向，然而通常存在该规则的很多例外。另一方面，足够强的(多个)正向预处理脉冲可具有全部的减少噪声效果，由于它(它们)对于正好在一个编程脉冲后重新创建第一校验的历史条件大有帮助。已经知道各种陷阱具有不同的短期记忆，那么正好在最后的编程脉冲之后的第一校验之前至少部分地重新创建短期历史条件的能力可能减少噪声。从对涵盖各种处理技术的流行的晶体管的测量来看，观察到预处理的效果有限，且减少噪声的最有效的方法是在每个测量期间施加多个去除相关性的脉冲，以使每个测量是多个独立的子测量的平均。每个测量包含的独立子测量的数目越大，与测量相关联的噪声就越低。如前面所述，如果每个测量含有的子测量的数目是N，那么噪声被减少一个因子仅仅基于中心限制定理，当N＝9时，测量晶体管VTH的噪声幅度将减少一个因子3。如果需要减少噪声的因子为10，那么应将N增加为值100。可以看到，这种减少噪声的方法在一些实施例中在能量消耗和执行所有这些独立测量所需的时间上均更为昂贵。减少这种消耗的一种方法是仅在二进制搜索读取的更加敏感的校验步骤中施加激励。

基于重新读取的想法的另一可选的实施例如下。例如，在读取存储器的一个扇区时，很多技术依靠错误控制码(ECC)来标记错误。在第一次尝试读取扇区已经产生了太多的错误而不能匆忙地校正或根本不能校正之后，可以仅针对重读一个扇区而调用激励。另一选择为，在任意两个扇区读取之间施加单个去除相关性的脉冲。用这种方式执行对相同扇区的多次读取之后，能将有噪声的单元识别为其状态从一个读取操作到另一个读取操作会变化的单元。对有噪声的单元的地址的识别允许下述的两种方法恢复数据：1)知道有噪声的单元的地址之后，通过降低错误校正所需的级别和重新指导检错能力大大增加了ECC的能力。2)可将有噪声的单元的相邻的数据状态的不同组合馈送至ECC引擎，直到ECC不再展示错误。使存储单元的状态成为灰度阶允许任何状态的相邻状态与该状态相差正好1位，进而归由于最靠近的状态的转变减少了ECC上的负担，这可由单元噪声引起。

在背景技术中引用的现有技术中(例如，参见参考文献【8】、【9】、【10】和【11】)，已经注意到：使在强反转与积累之间施加到MOS晶体管的电压循环减少了在强反转中观察到的它的噪声的1/f，尽管引用的参考文献没有提供用于存储器系统中的减少噪声的实用的技术。另外，本发明的各个方面进一步以多种额外方式拓展了该技术：1)从反转到积累的循环仅是可作为激励被施加的电压幅度和方向的可能的变化的子集；2)一个变化的电压仅是激励的一种形式；3)在现有技术中没有提供具体实用的减少噪声的技术，然而本专利发明提供了多种详细技术，它们使用了这些和很多其它在(例如)非易失性存储器中可实际应用的新颖想法；4)在以前的技术中找不到这样的想法，它通过在单个积分时间期间使用多个激励来取得最有力的减少噪声的效果。5)在任意一个先前的技术中没有提及用中心限制定理来解释多个激励的效果。本发明超越现有技术的进步包括推广到任意种类的激励，利用中心限制定理的优点以平均较大数目的子测量为代价无限地减少噪声，不仅推广到积累和反转之间的循环，还推广到直流操作电压和任何其它值(较高或较低)之间的栅循环，不仅推广到栅的循环，还推广到器件的任何端子，推广到仅与MOSFET相对的任何种类的电子器件，如在各种实施中描述的那样。

一个较佳实施例使用梯形波，该梯形波的低时段、上升时段、高时段和下降时段，各为波形周期的四分之一。信号的幅度越大，其抑制噪声的能力就越强。如果在积分时段期间施加交流信号，由于这导致晶体管完全处于与其数据无关的状态，所以信号的高电平由晶体管的V_TH规定，且不能超过V_TH很多。

另一个实施例使用多个脉冲，其低值是直流读取值，而其高值高得多，能在单个积分时间内被施加。这需要在单元的电流路径中存在另一个栅元件，如NOR结构中的一个分离的选择栅。为了在栅电压被驱动成高于单元的V_TH的那些时段期间停止其它多余的单元电流，这个栅元件必须被关闭。在NAND结构中，这个栅元件可以是位于选定的NAND串中的非选定字线、源极选择晶体管或漏极(位线)选择晶体管。在图4A-D的双浮动栅的实施例中，栅元件可以是存储单元中的非选定的浮动栅的控制栅(即，导向栅)或选择栅。

此技术违背了通过在感测之前和期间使系统安静来减少噪声的现有技术中的流行的实用技术。此技术考虑到并发现高电平具有特性优点，只要该特性在每个感测周期期间总是可重复的或相关联的激励的周期比积分时间短得多。如果插话式信号以一种可重复的方式与积分时段同步，那么该信号的周期可增大到与积分时间相当。同步可导致一个积分时段期间的百分比很高的持续时间在各个积分时段保持恒定。已经发现：将交流信号施加到晶体管的栅或衬底上能大大减少噪声。由于交流波形与积分时段同步，在很多情况下，即使每个积分时间一个循环也大大减少了噪声。

迄今为止，此讨论是基于使用图2A和2B的普通浮动栅单元的一个实施例，但可更一般地应用到具有其它结构的单元，因为本发明的各个方面不特别依赖于单元类型。例如，存在含有除了控制栅(例如，DFGSSI结构)之外还包含选择栅的EEPROM单元。具体地说，另一个含有选择栅的典型实施例也使用具有多个浮动栅结构的单元。在美国专利第5,712,180号、6,103,573号和2000年2月17日提交的09/505,555号申请案、2000年9月22日提交的09/667,344号申请案中描述了具有此结构的非易失性存储单元，这些专利及专利申请案在上面已以引用的方式并入本文中。图4A-D取自美国专利第5,712,180号并展示了这样的一个单元。

图4A和4B分别展示了具有多个浮动栅的存储器存储单元的一个实施例的顶视图和横截面图。如在图4B中的横截面图所示，在位线BL1 711与BL2 712的两个源极/漏极区域之间形成了单元的一个沟道。该沟道被分成三个区域：位于左浮动栅FGL12 781和左控制栅CGL2 771的下面的左浮动栅沟道761；位于右浮动栅FGR12 783和右控制栅CGR2 773的下面的右浮动栅沟道763；和在它们之间位于选择晶体管T12 772下面的选择沟道762。

如图4A所示，在此结构中，如SG1 720的字线穿过如BL1 711和BL2 712的位线以形成阵列。该阵列中的存储单元的位置用这些线的交叉点来界定；例如，图4B的具有选择晶体管T12 772的单元沿着BL1 711和BL2 712之间的字线SG1 720。然而控制栅现在沿着平行于位线的列而不是像更传统结构中一样沿着行进行连接。因此，通过将一电压加到控制栅线CGL2 771，此电压不仅施加到含有晶体管T12 772的单元的栅上，也施加到位于位线BL1 711和BL2 712之间的列中的所有单元的左控制栅上。图4C是描述如图4A和4B的存储单元阵列的一个实施例的电路图，其中图4C是这些存储单元的等效电路。可对该单元的浮动栅781和783进行编程和独立地读取。在上面的以引用方式并入本文中的参考文献中提供了这种单元的操作的更多细节。

在图4A-C的单元中，界面状态陷阱可位于沿着位于或接近于衬底-介质界面的沟道的任意位置。这可位于两个浮动栅中的一个下面、位于选择栅下面或者位于栅之间的间隙中，如图4B的部位799。该部位以各种力量电容性地耦接于图4C的所有端子及衬底。除了激励，通过改变控制(导向)栅、源极、漏极和衬底上的电平，选择栅的引入提供了可施加插话式激励的另一个端子。对于位于选择栅下面的选择沟道区域中的陷阱部位来说直接的电容性地耦接于选择栅将更强壮，然而也将影响该浮动栅沟道衷的部位，二者均是通过边缘电场耦接并且通过将该部位耦接到按顺序电容性地耦接到选择栅(图4中的C_31L和C_31R)的浮动栅。在包括一个选择晶体管的单个浮动栅存储器件中也是如此。

图4A-C的单元排列在如图4D所示的阵列中。一个示范性实施例将交流梯形信号施加到与选择栅(例如，772)相连接的字线(例如，施加720)或将交流信号施加到衬底而非控制(导向)栅(771和773)。已发现在选择栅电压从低值0V调制到高值6V能影响一些单元中的噪声的减少。

在如720的字线上施加交流信号具有几个优点。对于每个正被读取的扇区，其通常包括被平行读取的成百上千的单元，只需要驱动一个字线。在周期信号驱动连接到浮动栅的一个列的线(例如，“导向线”，如771或773)的情况下，必须同时向上和向下驱动正被平行读取的所有单元的导向线。这产生每条线(1/2CV²f)的功率消耗，其中f是周期信号的频率，V是其幅度，而C是线的总电容。在交流驱动控制(导向)栅的情况下这将导致大的功率消耗。另外，这将把相同导向线上的所有未选择的单元暴露在潜在的干扰条件下。

重新参照图4A-4D，通过字线提供插话式脉冲来驱动选择栅的另一个优点是：在典型的读取或校验处理中，传统的字线操作电压通常是某个固定值，如5V，而正被读取的单元数据无关。这容易地允许施加具有固定高值(6V)和低值(0V)的幅度为6V的信号。另一方面，在很多读取技术中控制栅读取电压与数据(状态)有关，如上面的以引用方式并入本文中的申请案所述。对于具有低控制栅阈值的状态，高幅度的交流信号导致信号的低值变成负值。这在很多器件中可能难于执行，并且可能引起干扰。控制(导向)栅的插话式激励在读取过程的积分周期期间也具有其它与电路设计相关的复杂性，潜在地使选择栅激励在感测(积分)时段期间更容易施加。

在于2000年9月27日提交的美国专利申请案第09/671,793号和于2001年11月20日提交的题为“Sense Amplifier for Multilevel Non-Volatile Integrated MemoryDevices”的专利申请案中及这两个专利申请案所包含的参考文献中描述了读取存储单元的多种方法，这两个专利申请案在上面已以引用的方式并入本文中。在

在感测一个非易失性存储单元的过程中，作为读取操作的一部分抑或作为编程操作的校验阶段(phase)的一部分，通常有几个阶段。这些阶段包括将电压施加到单元上以使单元被恰当地偏置，使它的数据内容被感测或测量，接下来是测量关于单元状态的参数的积分周期。在EEPROM单元中，该参数通常是电压或源极-漏极电流，但也可以是由单元的状态支配的时间或频率。在图5A中图解展示了此测量过程的感测电压的一个实施例的一个例子。

图5A展示了存储阵列的位线上的电压，例如图4D中的BL1 711上的电压。第一阶段设置单元上的栅电压。在第二阶段中，将待读取的单元的位线充电到预定的电平。积分时间是第三阶段，开始于时刻t＝0，此时位线通过单元放电，并且电压电平以由单元状态决定的速率衰减。在时刻t＝t’之后，相对于一个参考电平V_ref测量位线的电压电平。如果该电压等于或高于V_ref，如在线501中，则认为单元处于关闭状态。如果电压低于V_ref，如在线503中，则认为单元处于开启状态，因此，控制栅上的电压高于单元的阈值电压。

含有噪声使这种情况变得复杂，如图5B所示。图5B仅展示图5A的积分部分，但含有衰减线501和503的噪声。如两条线所示，如果在将导致错误读取的方向上存在波动，由于噪声产生的波动可在时刻t’导致错误的读取。由于线501和503随时间分离，增加积分时间将引起更大的分离，但代价是较慢的读取时间。另外，由于电压最后要降到最低点，所以t’可扩展的范围受到限制。如在题为“Sense Amplifier for MultilevelNon-Volatile Integrated Memory Devices”的专利申请案中描述的另一可选的方法如图5C所示。在这个变化中，偏置单元以使陷阱的点电平V_ref与第二阶段的预先充电电平位于相同值。按照此种方法，关闭状态(501)在时间上持续与开状态(503)分离，而不会两条线都降到最低点。如果给定足够的积分时间，开启状态将降到最低点，而如果给定足够的积分时间关闭状态将升到最高点。

根据图5A-C描述的过程只是很多读取技术中的一种。取决于读取单元所使用的技术，感测的第二预先充电阶段可与第一阶段结合。另外，在不同的技术中，测量的参数和测量的方式都有变化。例如，在上面以引用方式并入本文中的美国专利第6,044,019号的技术中，测量的参数是指示在积分时段期间积累的电流总量的频率。

本发明的技术可在多种不同的方式中与这些读取技术的任意技术一起实施。例如，在一组实施例中，在读取过程的较早阶段可施加单个或周期激励，以在积分阶段开始之前打乱单元的条件。这可在设置栅电压之前执行也可在设置栅电压期间执行，或在预先充电阶段，或在这些阶段的某个合并时段执行。那么不用同时暴露插话式激励就可执行积分阶段。

在另一组实施例中，在实际的积分阶段施加激励，在一较早阶段中的t＝0(如图5A-5C给定的那样)之前开始并持续进入积分阶段，或使该激励完全位于t＝0和t’之间。在一些情况下，在积分周期中完全含有激励可使其更易于产生干扰。例如，在参考图4A-D所描述的成对浮动栅单元中，可将在沟道打开与关闭状态之间的周期性电压振荡施加到选择栅772预定的循环数目，例如n，测量在这期间流过积分时段的总电流，。这产生与较短持续时间的N个独立子读取值的积分对应的读取值，与具有直流读取条件的周期性电压方法的沟道打开时段相匹配。

浮动栅的存储单元的另一排列是NAND结构，如在2001年6月27日提交的美国专利申请案第09/893,277号中描述的那样，该专利申请案以引用的方式并入本文中。根据此申请案改变的一个NAND阵列如图6所示。在这个例子中，这个图展示了连接到一对选择晶体管之间的四个存储单元的很多列，它们形成了位线BL0到BLN。线SGD_i和SGS_i分别连接到每列的漏极和源极选择晶体管，并且沿着给定的字线WL_i连接每行中的存储单元的控制栅。例如，为了读取行1、列1中的单元601，将位线BL1预先充电到电平V_BL，将选择晶体管和非选定的字线设置为足够将列1中除了601的所有晶体管完全打开的通过电压V_pass，并将选择的字线WL1_i设置为(此处与数据有关)读取电压V_WL。然后，使位线BL1以有存储元件601的数据内容确定的速率放电。

信号的幅度越大，其抑制噪声的能力就越强。如果在积分时段期间施加插话式激励，信号的高电平由晶体管的V_TH规定并且不能超过V_TH很多，因为这导致晶体管完全处于与它的数据无关的状态。通过施加如上所述的超过V_TH的激励期间独立地关闭电流路径中的一个晶体管可使这个限制升高。第一组实施例使用低值为直流读取值而高值高得多的可在单个积分时段内施加的脉冲。当栅电压被驱动得高于单元的V_TH时，为了停止所有那些时段期间的其它多余的单元电流，这个栅元件必须被关闭。这个栅单元可以是位于该列的NAND串中的一个非选定的字线、一个源极选择晶体管或漏极(位线)选择晶体管。这如图7A和7B所示。

图7A展示了一个对应于电压V_WL、施加到单个字线上的由单个梯形脉冲组成的插话式激励。在预先充电和信号形成阶段期间，将选定的字线保持在正常的读取值，在增强(stress)期间施加激励。脉冲达到示范值8V，无论晶体管上存储的数据状态如何，该值将该字线上的选定的晶体管完全打开，并且很快使位线放电。为了防止这情况，将波形V_pass施加到该列中的其它晶体管中的一个晶体管上。通过在增强周期期间将这个其它晶体管设置为充分低于其阈值的电压，能使该晶体管关闭且保持该位线的电荷。该其它晶体管可保持在标准的通过值，此处为5V。在位线上得到的电压V_BL如波形的顶部所示。在这个例子中，将其预先充电到值0.8V，在该点其开始以由选定单元和位线上的读取值之间的关系确定的速率衰减。然后使V_pass降低，允许V_BL保持稳定，而V_WL增强为8V。然后使选定的字线回到其读取值，V_pass回到5V，且允许信号形成持续直到参数值在t’时被锁定。

图7B与图7A类似，只是现在将多个超过读取电压的脉冲施加到字线上。V_pass中的相应的一组下降是用于在施加这些脉冲时将电平保持在V_BL。位线上的得到的特性由当V_pass为0V时一组平台打破的V_BL的衰减组成。

图7C展示了另一组可选的实施例。在此情况下，将选择晶体管和所有非选择的字线保持在恒定的通过值，这里为5V，如恒定值V_pass展示的那样。选定的字线上激励现在是一系列使V_WL从读取值下降到例如-6V的脉冲。如前所述，在这些脉冲期间得到的V_BL波形保持为平的，但不需要另外的V_pass信号，因为激励不但施加必要的激励电压，还切断导电状态。

尽管迄今为止的讨论集中在使用EEPROM单元的存储器件的实施例，然而可将其应用到其它实施例，在这些其它实施例中噪声源的影响同样是问题，包括磁介质和光介质。本发明可推广应用到所有类型的器件/晶体管感测，包括但不局限于，亚0.1微米的晶体管、单电子晶体管、有机/碳基纳米晶体管和分子晶体管。例如，分别在Eitan的美国专利第5,768,192号和Sato等的美国专利第4,630,086号中描述的那些NROM和MNOS单元，或分别在Gallagher等的美国专利第5,991,193号和Shimizu等的美国专利第5,892,706号中描述的那些磁性RAM和FRAM单元，所有这些专利均以引用的方式并入本文中，这些单元也可从本发明获益。对于这些其它类型的存储元件，判定反映元件状态的参数的具体机理可以不同，例如在磁介质中将测量磁特性，而在CD-ROM或其它光介质中将测量光特性，但随后的处理可容易地从上面的例子中得出。使用这种方法，由于遭受高密度的噪声源(如界面状态或其它原子尺寸的瞬态俘获/反俘获部位)影响而不实用的已有材料系统可能可用于高密度存储或小型单个应用的可行技术。随着持续缩小尺寸以产生更小的器件，器件固有的波动的随机(量化)特性变得更加重要，而这种技术提供一种通过消除或减少其随机性来减少关联系统中的随之发生的噪声的影响的潜在方法。

本发明的另一个应用可能是为具有明显搀杂波动影响的很小晶体管产生更统一的导电特征(例如，服从于阈值电压V_TH的统计变化)。这里，由于微观上搀杂位置的变化使得宏观上相同的晶体管的V_TH可能不相同。通过使用当前揭示的减少噪声技术可以减少在直流条件下得到的V_TH^S的采样的标准差。例如，搀杂波动的影响可在一堆否则相同的器件上产生多余的特性变化。一个例子是在一堆本应相同的晶体管的阈值电压中递增传播。搀杂波动的影响随着器件尺寸降低到在器件的有效部分中仅有几个搀杂原子的点而增加。这可导致在达到器件有效部分的尺寸的尺度上不一致的电流密度。施加到一个示范性器件的栅或漏极的不同直流电压可导致新的主导电流导电路径。换言之，改变偏压可使最小电阻的路径偏移。如果不同的直流偏压改变了器件的特性，那么使偏压随时间变化与移动到新的器件上具有相同的效果。可再次参照中心限制定理来解释处于与直流条件相对的交流条件下的特性变化中可能的减少。

也可采用影响单元状态或所测量的参数值的其它形式的插话式激励。如上面提及的，其它可具有净减少噪声效果的激励包括外部或内部产生的光子、声子、磁场、机械振动或应力和热应力。例如，也可使用从外部施加的交变电子和磁场来减少噪声。具体而言，交变的磁场可用于磁类型的存储单元中，其中该磁场直接影响该单元，或甚至可用于浮动栅单元中，其中该磁场能通过引入的电压影响该单元。增加温度可具有1/f减少噪声的效果，但其也将增加热噪声。通过不同温度的循环可提供一种减少噪声的方法。在这些情况的任意一种情况下，本发明的技术允许使用周期性或交流激励减少的噪声读取存储单元中的稳定状态或直流特征。

尽管已经参照具体的示范性实施例描述本发明的各个方面，可以理解，本发明有所附权利要求的全部范围之内的保护的权利。