比较器电路及使用比较器比较输入信号的方法

摘要

本发明是关于一种比较器电路及使用比较器比较输入信号的方法，是一种模拟数字转换电路内所用子比较器的结构。多个子比较器是用于接收均衡和电能降低控制信号。根据本发明实施形式，在模拟数字转换电路内可串联多个子比较器。均衡信号和电能降低控制信号应用于至少部分子比较器，以赋能子比较器而减轻或消除与取样信号有关的偏移电压和环境噪声的该类子比较器。另外，根据本发明，该模拟数字转换电路包括一个锁存器型微分子比较器，该锁存器型微分子比较器可从数字转换器的不稳定输入区减轻或消除该子比较器输出电平。

说明书

技术领域

本发明涉及一种半导体制造领域的比较器及比较输入信号的方法，特别是涉及一种比较器电路及使用比较器比较输入信号的方法。其具有低功耗及可靠输出的加速型复级比较器，且具有同时提供可靠输出、消除偏移电压、低功率消耗的特征。

背景技术

传统的信号处理工作通常采用数字电路完成。然而，很多应用软件需要生成并处理模拟信号。当需要处理混合信号时，常用的做法是将模拟信号转换成对应的数字信号，然后由微处理器完成处理过程等等。在实际应用过程中，对于很多微处理器芯片来说，在芯片上安装模拟-数字(A/D)转换器从商业角度来说是可行的。处理信号时，特定模拟信号可能需要采用类型不同的转换电路和技术。例如：多种不同电路可生成相对于地面的单个导体上的模拟信号，这种信号称作“单端接地(signal-ended)”信号，其含义是该信号的大小是相对于一个已知参照电压(如接地)测量而得。

其它电路可在一对导体上生成微分模拟信号。此时其中一个导体上的模拟信号是相对于另一导体测量而得，而非相对于接地电路。变压器、微分输出放大器及很多其它电路都能生成该类信号，在该种情况下，除希望使用单端接地模拟-数字装置外，同样也希望使用微分装置。

一般而言，模拟/数字装置的运行通常是根据比较器的使用。比较器是一种电路，该电路用于比较两输入信号，并生成一输出信号，该输出信号表明两个输入信号的比较结果(如最大值)。比较器通常用于模拟/数字转换，即它们将模拟输入转换为数字输入。因以前现有技术所包含的比较器是模拟/数字转换器的一个元件，故本发明说明书描述比较器的典型功能时，便将比较器作为模拟数字转换器的一个基本元件来说明。

在高精度应用的条件下，全微分结构经常用于比较器级，以便抵消诸如数字时脉串音(cross talk)干扰、时脉馈通(clock feed-through)、电源/接地弹跳(ground bounce)和1/f噪声之类环境常见模式噪声。请参阅图1A所示，是现有传统的比较器电路100，该电路包括四个全微分再生子比较器(fully differential regenerative sub-comparator)105、106、107和108，从而可充分发挥该类全微分电路优势。除了这些子比较器外，紧接着还有两组单端接地反相(inverting)子比较器162、164、166和168，它们可进一步增强比较器电路100的信号增益。在所有的这些子比较器级后，还有两组通用数字反相器174、175、176和173及锁存器180，它们用于提供单数位输出。这类复级比较器同时具有全微分和单端接地(FS)结构特征。

子比较器105、106、107和108在分离等级中串联使用。子比较器105接收分别来自通过电路110和111的输入电压VinX-和VinX+，并提供输出信号121和122。串联在一起的子比较器105、106、107和108每一级的输出信号就是输入到该串联电路下一子比较器的子比较器输入信号。子比较器106接收子比较器105的输出信号121和122，并输出两个信号123和124，子比较器107接收子比较器106的输出信号123和124并输出两个信号125和126，子比较器108接收子比较器107的输出信号125和126并输出两个输出信号OUT+和OUT-。

来自串联电路中最后一个子比较器108的输出信号OUT+和OUT-分别提供到单端接地反相子比较器162和166，反相后的信号提供到可进一步增大信号增益的单端接地反相子比较器164和168。来自反相子比较器164和168的信号提供到通用数字反相器174、176、175和173。来自数字反相器175的信号将设置(set)或重设(reset)锁存器180状态，此时可确定通常由芯片外部源输入的微分负电压输入信号(模拟输入信号)Vin-和通常由芯片外部输入的微分正电压输入信号(模拟参照信号)Vin+之间的比较结果。信号的这种比较过程通常分为两个单独步骤进行：(a)、取样阶段(sampling phase)，(b)、位元周期(即位周期)阶段(bit cycling phase)。

请继续参阅图1A所示，电路110和111用于向比较器电路100提供分别作为采样信号和参照信号的输入信号VinX-和VinX+。电路110用于采样Vin-和芯片内通常生成的微分负电压参照信号(模拟电压参照)Vda-，且在不同时间间隔对信号Vin-和Vda-进行采样。电路111的运行模式与电路110相同，只是该电路111采样的是Vin+和通常在芯片内产生的微分正电压参照信号(模拟电压参照)Vda+。采样信号(如：Vin-)和参照信号(如：Vda-)的传送序列符合图1B波形PVin+和Pda+所示情况。当输入控制信号Pvin+处于高位状态且Pda+处于低位状态时，模拟信号Vin-(Vin+)提供到比较器电路100。当开关R6闭合后经过一段时间ΔT1，Pvin+变为低位状态时以及当Pvin+设置(set)为低位状态后经过一段时间ΔT3，Pda+变为高位状态时，此时模拟电压参照Vda-(Vda+)就应用于比较器电路100。

在下文述及的模拟数字转换过程的取样阶段，电路110提供Vin-作为VinX-信号。该电路110接受来自信号源(图中未示)的输入信号Vin-。当Pvin+处于“高位”状态时，应用到电路110通过电路115的反相控制信号Pvin-将通过电路115上的PMOS晶体管设置为“接通状态(on)”，应用到通过电路115的信号Pvin+将通过电路115上的NMOS晶体管设置为“接通状态”。因此，当Pvin+处于“高位”状态且Pda+处于“低位”状态时，上述两个晶体管PMOS和NMOS全部处于“接通状态”，且两晶体管均满足等式VinX-＝Vin-。

值得注意的是当信号Pda+处于“低位”状态，Pda+和Pda-应用于通过电路116时，通过电路116的两晶体管PMOS和NMOS均处于“断开状态(off)”，这样就没有信号Vda-发送到电路110的输出端。尤其是，在该段时间，电路110通过电路116所用控制信号Pda-将PMOS晶体管设置为“断开状态”，通过电路116的NMOS晶体管所用信号Pda+将通过电路116的该晶体管设置为“断开状态”。因此，在取样阶段，为达到取样目的，Vin-为应用到比较器电路100的电路110的输出信号。同样，在该取样阶段，电路111将Vin+输出到比较器电路100。应注意到，Pvin+和Pda+实质上是不重叠信号，且在任何时间，Vin-或Vda-均可作为电路110的输出结果进行传送。它所具有的进一步优点就是通过电路115的PMOS晶体管或NMOS晶体管均可将Vin-作为电路110的输出结果进行提供，PMOS晶体管或NMOS晶体管这种功能重复使用的原因是确保电路110输出结果的信号品质。例如：在电路110中，单独使用通过电路115的PMOS晶体管或NMOS晶体管可能足以将输入信号VinX-传送到比较器电路100。然而，重复使用并同时提供PMOS晶体管和NMOS晶体管的原因是可消除弱信号出现的可能性，因为一个晶体管可能在传送高位状态时处于弱状态，而另一晶体管可能在传送低位状态时处于弱状态。该基本原理同样适用于通过电路116、117、118。请继续参阅图1B中的计时图，在取样阶段完成之后紧接着是控制信号Pvin+，这样在最后一个输入信号采样之后且在Pda+变为高位状态之前，会出现一段时间延迟ΔT2。在所述实施形式中，采用时间延迟ΔT3作为避免比较器电路100输出结果信号干涉(interference)的实施例。

当控制信号Pvin+处于“低位”状态，电路111通过电路117所用的已反相Pvin-信号将通过电路117的PMOS晶体管设置为“断开状态”，通过电路117所用的Pvin+将NMOS晶体管设置为“断开状态”。在这段时间，当Pvin+处于低位状态且Pda+处于高位状态时，通过电路118的PMOS晶体管和NMOS晶体管均处于“接通状态”且其中的任一晶体管均提供含有模拟电压参照、并作为电路111输出结果的信号Vda+。因此，在位元周期比较阶段，Vda+作为提供到比较器电路100用作比较目的的电路111的输出信号。与此类似的是，电路110在位元周期阶段时，会向比较器电路100输出信号Vda-。

如前所述，模拟/数字转换器转换过程发生在以下两个不同阶段：取样阶段和位元周期阶段。在取样阶段，模拟信号Vin-和Vin+应用于电路110和111，在位元周期阶段提供模拟电压参照信号Vda-和Vda+。

一旦取样信号出现在比较器电路100的输入端，且处在取样初始阶段之前，所有自动归零控制信号(即：R1、R2、R3、R4、R5和R6)会设置(set)为高位状态，目的是借助于熟知的Vcm将它们的开关关闭，使得对应的子比较器保持在自动归零状态(auto-zeroing state)。取样阶段开始时，开关会顺序打开，剩余电荷会存储到所有子比较器的输入节点。当取样阶段完成时，R6变为低位状态，对应的开关打开，当经过一段时间延迟ΔT1后，Pvin+就会变为低位状态。在取样阶段结束时，存储在VinT-和VinT+节点的电荷正比于信号Vin-和Vin+，同时还正比于复级比较器的输入偏移电压(offset voltage)。若忽略因复级比较器不同转换器内电势(potential)不同导致的该偏移电压，则正电压节点处的存储电荷表示为Q+＝(Vcm-Vin+)*C，负电压节点处的存储电荷可表示为Q-＝(Vcm-V_in-)*C。

模拟输入信号取样结束后，就进入到位元周期阶段，此时会基于终端Vda+和Vda-上的不同离散直流电水平(即模拟电压参照)，产生多个位比较输出结果。位取样操作将所取样信号与模拟电压参照信号进行比较。请参阅图1B，在位元周期阶段，控制信号Pda处于高位状态，Pvin处于低位状态。这样通过电路116就设置为接通状态，而通过电路115设置为断开状态。控制信号Pda+是处于高位还是低位与所用时间样本相对应，也与将逻辑信号表述为数字语言的二进制检索算法相对应，有关该算法的详细内容请参阅Smith and Sedra第三版(738页-746页)。在位元周期阶段，信号Vda+和Vda-表现为阶梯形离散波形，且对于Vda+和Vda-每一阶梯电压水平，在终端VinT+和VinT-上都存在着一对应的的已确定电压水平，该电压水平可通过公式VinT+＝(Q+)/C+Vda+进行粗略估算，式中Q+已在上文述及。基于两节点VinT+和VinT-上的这些临时的确定值，经过一段时间延迟后，对应的比较结果就会在终端cmpOut生成。此处所述时间延迟为诸如串联子比较器数量之类参数的函数。又比如，在终端Vda+上离散阶梯值的数目对应于终端cmpOut上比较输出/位的数目。

请参阅图2所示，是采用以前现有技术时比较器电路100所用的全微分子比较器200。图2所示的微分子比较器200为一对称装置，可同时接收信号IN-和IN+。当输入信号IN+处于低位状态时，PMOS晶体管201设置为“接通状态”而PMOS晶体管203设置为“断开状态”。运行在饱和状态模式下的流经PMOS晶体管202的电流会出现在节点B处，同时提供某一个电压Vb。若考虑到推挽式晶体管(push-pull transistor)205-206，就可明显鉴别PMOS晶体管205确实是运行在饱和状态，此时若Vb处于高位状态，则OUT+接地。推挽式晶体管207和208情况与此相类似，当IN+处于高位状态时，PMOS晶体管203设置为“接通状态”，在节点A处形成Va，OUT-接地。

在实际电路中，节点A和节点B上的电压可能不同，这样的话，需要在下一取样阶段之前消除它们之间的偏移电压(offset voltage)。节点A和节点B上的信号还会具有与这些节点相关的某些环境噪声。子比较器200可减轻或完全取消(cancel)该噪声并在其输出端提供电压增益。放大的微分电压输出和噪声减小可表述如下：若假定单端接地节点A用于包括205和206(或207和208)的增益级，则子比较器的微分输出＝[A(Vin++噪声)-A(Vin-+噪声)]，此时可抵消噪声且获得一个放大微分电压输出值A(2Vin)。

本发明另一优点是取样和保持过程(hold process)运行时，在串联的子比较器的每一级，与该级子比较器相关的输出信号均可相对于该级输入信号获得一增益，并可具有一降低的噪声水平(level)。在串联的子比较器的每一级重复此种电压增益和噪声降低，并对各情况与电压增益及噪声的减小作取舍分析。请参阅图3所示，表示由输入信号301控制的现有传统的反相子比较器。当输入信号301处于低位状态，PMOS晶体管320处于“接通状态”，NMOS晶体管310处于“断开状态”时，输出结果则为VDD。然而当该输入信号处于高位状态，NMOS晶体管310处于“接通状态”，PMOS晶体管320处于“断开状态”时，输出结果为VSS。即使足够高或足够低的输入信号出现在反相器(图3)输入节点，也不太可能出现与电能消耗有关的问题。另外，其它任何灰色地带(gray zone)信号均可同时将晶体管PMOS 320和NMOS 310设置为“接通状态”，因而会导致VDD和VSS之间出现电流泄漏。不幸的是，在比较过程中通常会不可避免地出现这种类型的灰色地带信号。

更进一步的问题是，由于在很多含模拟/数字功能的用户产品中，在不同阶段之间会出现时间延迟，在时间延迟阶段也同样消耗等量电能，因此有必要缩短这种时间延迟所需时间和/或降低该时间延迟过程中电能的消耗。另一个需求是，对于该类转换电路，还需要传送可靠的输出结果。例如：传统装置不太可能采用把正常数字反相器因制程变换所导致的的不稳定输入过渡区纳入考量的机构。

由此可见，上述现有的比较器电路仍存在有诸多的缺陷，而亟待加以进一步改进。为了解决比较器电路存在的问题，相关厂商莫不费尽心思来谋求解决之道，但长久以来一直未见适用的设计被发展完成，而一般产品又没有适切的结构能够解决上述问题，此显然是相关业者急欲解决的问题。

有鉴于上述现有的比较器电路存在的缺陷，本发明人基于从事此类产品设计制造多年丰富的实务经验及专业知识，积极加以研究创新，以期创设出一种新型的比较器电路，为具有低功耗及可靠输出的加速型复级比较器，能够改进现有的比较器电路，使其更加具有实用性。经过不断的研究设计并经反复试作样品及改进后，终于创设出确具实用价值的本发明。

发明内容

本发明的目的在于，克服现有的比较器电路存在的缺陷，而提供一种新的比较器电路及使用比较器比较输入信号的方法，使其能缩短时间延迟所需时间和/或降低该时间延迟过程中电能的消耗，从而更加适于实用，且具有产业上的利用价值。

本发明的另一目的在于，提供一种比较器电路，使其可传送可靠的输出结果，从而更加适于实用，且具有产业上的利用价值。

本发明的再一目的在于，提供一种使用比较器比较输入信号的方法，使其可提高速度、节约电能、降低环境噪声，从而更加适于实用，且具有产业上的利用价值。

本发明的目的及解决其技术问题是采用以下技术方案来实现的。依据本发明提出的一种比较器电路，应用于比较一第一和一第二输入信号，该比较器电路包括：复数个串联的全微分子比较器；连接到该些全微分子比较器的复数个反相器子比较器；连接到该些反相器子比较器的复数个反相器；以及连接到该些全微分子比较器和该些反相器子比较器中的至少一个子比较器的复数个电能降低控制信号线路。

本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。

前述的比较器电路，其中所述的比较器电路进一步包括连接到该些反相器子比较器的一锁存器型微分子比较器；以及该些反相器是通过该锁存器型微分子比较器连接到该些反相器子比较器。

前述的比较器电路，其中所述的比较器电路进一步包括复数个均衡控制信号线路，连接到该些全微分子比较器。

前述的比较器电路，其中所述的比较器电路进一步包括复数个均衡控制信号线路，连接到该些全微分子比较器。

前述的比较器电路，其中所述的电能降低控制信号线路连接到该些全微分子比较器和该些反相器子比较器。

前述的比较器电路，其中所述的比较器电路进一步包括：一电能降低控制信号源；以及一均衡控制信号源。

前述的比较器电路，其中所述的比较器电路包括4个串联在一起的全微分子比较器。

前述的比较器电路，其中所述的全微分子比较器为非再生型子比较器。

前述的比较器电路，其中所述的比较器电路包括2个反相器子比较器。

前述的比较器电路，其中所述的比较器电路至少一该均衡控制信号线路运行，以取消在至少一该全微分子比较器上的偏移电压。

前述的比较器电路，其中所述的比较器电路在位元周期阶段之前，一电能降低控制信号透过至少一该电能降低控制信号线路，更改至少一该全微分子比较器的状态。

前述的比较器电路，其中所述的电能降低控制信号是透过至少一该电能降低控制信号线路消除至少一该反相器子比较器内的电流泄漏。

前述的比较器电路，其中所述的比较器电路至少一该均衡控制信号线路运行以控制该比较器电路内的一加载电路。

前述的比较器电路，其中所述的比较器电路包括：复数个串联的全微分子比较器；复数个反相器子比较器，连接到该些全微分子比较器；以及一锁存器型全微分子比较器，连接到该些反相器子比较器。

前述的比较器电路，其中所述的比较器电路进一步包括：复数个反相器，连接到该锁存器型微分子比较器；以及一锁存器，连接到该些反相器。

前述的比较器电路，其中所述的比较器电路进一步包括复数个电能降低控制信号线路，连接到该些微分子比较器和该些反相器子比较器中至少一个子比较器。

前述的比较器电路，其中所述的电能降低控制信号线路连接到该些全微分子比较器和该些反相器子比较器。

前述的比较器电路，其中所述的比较器电路进一步包括复数个均衡控制信号线路，连接到该些全微分子比较器。

前述的比较器电路，其中所述的比较器电路进一步包括：复数个均衡控制信号线路，连接到该些全微分子比较器；以及一电能降低控制信号源和一均衡控制信号源。

本发明公开的一种使用比较器比较输入信号的方法，是采用以下技术方案来实现的。依据本发明提出的比较器比较输入信号的方法，包括以下步骤：取样输入信号，并保持被取样的该输入信号，用以比较该输入信号与一电压参照信号；利用一均衡控制信号以均衡该比较器内的一偏移电压；利用一电能降低控制信号，在信号取样阶段和比较阶段之间的一段时间减小或消除供给到该比较器之至少一元件的电能；以及提供一个锁存器，以在该锁存器被触发时维持一输出电压。

前述的使用比较器比较输入信号的方法，其中所述的均衡控制信号在取样阶段时，处于高位状态。

前述的使用比较器比较输入信号的方法，其中所述的均衡控制信号在比较阶段的至少部分时间中，变更到低位状态。

前述的使用比较器比较输入信号的方法，其中所述的使用比较器比较输入信号的方法进一步包括一赋能控制信号，应用于该锁存器，在触发该锁存器之后延迟一段预定时间之后，该赋能控制信号移向高位状态以赋能该锁存器，并在促使该锁存器电能降低的该赋能控制信号的反转换之后延迟一段预定时间之后，反转换成低位状态。

前述的使用比较器比较输入信号的方法，其中所述的电能降低控制信号移向一预定状态以关闭该比较器的至少一部分的运行，以节约电能。

前述的使用比较器比较输入信号的方法，其中所述的锁存器包括一下降沿触发锁存器，在取样阶段时维持于高位状态。

前述的使用比较器比较输入信号的方法，其中所述的使用比较器比较输入信号的方法进一步包括一赋能控制信号，应用于该锁存器，在取样阶段时，该赋能控制信号是处于低位状态，以使该锁存器维持于一电能降低模式；在该锁存器的触发之前，该赋能控制信号是移向高位状态以赋能该锁存器，且在该锁存器的触发之后，经过一段预定延迟时间，该赋能控制信号又移回到低位状态，再降低该锁存器的电能。

前述的使用比较器比较输入信号的方法，其中所述的电能降低控制信号在取样阶段和位元周期阶段之间关闭该比较器的至少一部分。

前述的使用比较器比较输入信号的方法，其中所述的电能降低控制信号是用于减轻或消除该比较器内的泄漏电流。

本发明与现有技术相比具有明显的优点和有益效果。由以上技术方案可知，为了达到前述发明目的，本发明的主要技术内容如下：

为满足上述需求，本发明采用了全微分、单端接地反相器和锁存器微分结构(FSL)。该结构包括用于完成模拟数字转换的复级比较器，该复级比较器包括连续串联的多个全微分子比较器，多个反相器子比较器，一个锁存器型微分子比较器，多个反相器和一个锁存器。这样，在进行模拟数字转换时，复级比较器的速度会提高，而电能消耗会降低，且可靠性将获得改善。与本发明复级比较器结合使用均衡控制信号(equalizing controlsignal)和电能降低信号(power down signal)可达到进一步提高速度、节约电能、降低环境噪声的效果。

根据本发明另一特征，本发明提供一种使用比较器，应用于比较输入信号的方法，该方法包括对输入信号进行取样和保存两个过程以比较该取样输入信号与电压参照信号。均衡控制信号用于均衡比较器内偏移电压，电能降低控制信号用于在取样阶段和比较阶段之间的一段时间，降低或切断比较器的至少一个元件的电源。该方法还包括提供一个下降沿锁存器，以便在该下降沿锁存器的下降沿上保持一个输出电压。该锁存器还可从装置的不稳定输入区减轻或消除该比较器的子比较器输出电压水平。

经由上述可知，本发明是关于一种比较器电路及使用比较器比较输入信号的方法，是一种模拟数字转换电路内所用子比较器的结构。多个子比较器是用于接收均衡和电能降低控制信号。根据本发明实施形式，在模拟数字转换电路内可串联多个子比较器。均衡信号和电能降低控制信号应用于至少部分子比较器，以赋能子比较器而减轻或消除与取样信号有关的偏移电压和环境噪声的该类子比较器。另外，根据本发明，该模拟数字转换电路包括一个锁存器型微分子比较器，该锁存器型微分子比较器可从数字转换器的不稳定输入区减轻或消除该子比较器输出电平。

借由上述技术方案，本发明至少具有以下优点：在提供可靠电压的同时可抵消环境噪声，消除模拟数字转换器内的输入直流偏移电压，降低电能消耗。

综上所述，本发明特殊结构的比较器电路及使用比较器比较输入信号的方法，克服了现有的比较器电路存在的缺陷，提供了一种新的比较器电路及使用比较器比较输入信号的方法，缩短了时间延迟所需时间和/或降低该时间延迟过程中电能的消耗；同时，本发明提高了速度、节约了电能、降低了环境噪声，从而更加适于实用，且具有产业上的利用价值。本发明具有上述诸多的优点及实用价值，并在同类产品中未见有类似的结构设计公开发表或使用而确属创新，其不论在结构上或功能上皆有较大的改进，在技术上有较大的进步，并产生了好用及实用的效果，且较现有的比较器电路及使用比较器比较输入信号的方法具有增进的多项功效，从而更加适于实用，而具有产业的广泛利用价值，诚为一新颖、进步、实用的新设计。

本说明书所述任何特征或特征组合均包括在本发明范围之内，除非该特征组合从上下文角度、说明书角度及熟悉本领域技术人员知识角度来说是相互矛盾的。为对本发明进行总结，此处述及了本发明的某些特征、优点和创新点。当然，应该理解为并非所有这些特征、优点和创新点均体现在本发明的任何一种实施形式中。在参阅本发明以下的详细描述和申请专利范围后，可了解到本发明的其它优点和特征。

上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，并可依照说明书的内容予以实施，以下以本发明的较佳实施例并配合附图详细说明如后。

附图说明

图1A是采用以前现有技术消除输入偏移电压的比较器电路示意图。

图1B是图1A中比较器电路时间控制示意图。

图2是现有传统的全微分子比较器示意图。

图3是现有传统的单端接地反相子比较器示意图。

图4A是根据本发明实施形式性能改善后的比较器电路示意图。

图4B是根据本发明实施形式图4A中比较器电路运行控制波形示意图。

图5是根据本发明实施形式，具有节约能耗和均衡控制功能的全微分子比较器示意图。

图6是根据本发明实施形式，具有电能降低控制功能的单端接地反相子比较器示意图。

图7是具有赋能(enable)控制信号的锁存器型微分子比较器示意图。

100：比较器电路                400：复级比较器

105、106：子比较器             107、108：子比较器，

200、405：子比较器             406、407：子比较器

408、500：子比较器             110、111：电路

115、116、117、118：电路       410、411：电路

121、122、123、124：输出信号   125、126、21、422：输出信号

423、424、425、426：输出信号   463、467、469、471：输出信号

162、164：反相器子比较器       166、168：反相器子比较器

462、464：反相器子比较器       466、468、600：反相器子比较器

173，174：通用数字反相器       175，176：通用数字反相器

180、480：锁存器               201、202、203：晶体管

205、206：晶体管               310、320、610：晶体管

472：锁存器型微分子比较器(ltchBuff)700：锁存器型微分子比较器

474、476：反相器               510：均衡结构(装置)

520、530、A、B：节点           VinT-、VinT+：节点

600：电能降低结构              EN：赋能(enable)控制信号

EQU、EQU+、EQU-：均衡控制信号  PD：电能降低控制信号

IN-、IN+、301：输入信号        LTCH：锁存器信号

OUT+、OUT-：输出信号           PVin+、Pvin-：控制信号

Pda+、Pda-：控制信号           Vcm：共同电压

Vda+、Vda-：电压参照信号       Vin-：电压输入信号(模拟信号)

Vin+：电压输入信号(模拟信号)   VinX-、VinX+：输入信号(电压)

R1、R2、R3、R4、R5、R6：开关   ΔT1、ΔT2、ΔT3：时间延迟

具体实施方式

以下结合附图及较佳实施例，对依据本发明提出的比较器电路及使用比较器比较输入信号的方法其具体实施方式、结构、特征及其功效，详细说明如后。

下面参照附图，对本发明几个较佳实施形式进行说明，附图中均标注有详细参考标号。参考标号的使用原则是，只要有可能，附图和说明书中相同或相似的参考标号用于表示相同或相似部件。值得注意的是，附图是采用简化形式绘制，因此没有精确刻度。在本专利说明书中，仅为描述方便和表达清楚的目的，参照附图使用了诸如顶部、底部、左边、右边、向上、向下、上边、上部、下部、下边、后面和前面之类的方向性术语。这些方向性术语不应理解为用于限制本发明范围的术语。

尽管本发明说明书包括某几个实施形式，应理解为这些实施形式仅是对本发明进行示例性说明，而不应理解为对本发明的限制。以下的详细描述虽然仅针对实例式性实施例加以讨论，只要是落入申请专利范围所定义的本发明技术实质及技术方案范畴内，仍应理解为包含此些实施例的所有修改、替换或是等效的运用。本发明可与本技术领域通常使用的各种集成电路共同使用，仅仅是为了理解本发明的目的，此处提供了经常使用的几个步骤。总体来说，本发明在电路领域具有实用性。然而，仅为说明本发明，以下描述内容仅关于一种改进的全微分、单端接地反相器和锁存器微分结构内信号比较的设备和方法。

请参阅图4A所示，该图提供了本发明一种实施形式的结构示意图，与图1A中全微分、单端接地结构(FS)不同，该示意图包括全微分、单端接地反相器和锁存器微分(FSL)结构。更加详细的情况是，图4A中的该全微分、单端接地反相器和锁存器微分结构包括复级比较器400，为了改善其性能，复级比较器400包括全微分子比较器、单端接地反相器和闩锁微分结构。性能改善至少包括速度性能改善(如：用于诸如405-408的均衡装置(equalization device))、电能消耗改善(如：用于诸如405-408，462，464，466，468和472的电能降低结构)和可靠性性能改善(如设计用于附加(extra)微分增益，尤其是用于减轻正常数字反相器不稳定输入过渡区的472)。如本实施形式所述，该复级比较器400包括多个连续串联的全微分子比较器405、406、407和408，多个反相器子比较器462、464、466和468，一个锁存器型微分子比较器(ltchBuff)472，多个反相器474和476和一个锁存器480。在所述的实施形式中，用于复级比较器400的微分子比较器405、406、407和408类似于图1A的微分子比较器105、106、107和108。然而，用于上述实施形式的每个再生微分子比较器可进一步包括一个诸如图5所示510之类的均衡结构，诸如图6所示电能降低结构600之类的电能降低结构。根据本发明的其它特征，该电能降低结构600还可与反相器子比较器462、464、466和468共同使用。在修改后的实施形式中，根据本发明其它特征，微分子比较器还可包括非再生全微分子比较器。

复级比较器400串联子比较器中第一个子比较器接收作为取样信号的输入信号VinT-和作为参照信号的另一输入信号VinT+。类似于前述结合图1A所述的相关内容，VinT+＝(Q+)/C+Vda+＝Vcm-(Vin+-Vda+)，式中：Q+＝(Vcm-Vin+)*C，另外VinT-＝Vcm-(Vin--Vda-)。如此两输入信号之间的偏差就是ΔV＝VinT+-VinT-＝-[(Vin+-Vin-)-(Vda+-Vda-)]＝-(2Vin-2Vda)。当该输入偏差输入到本发明的FSL比较器结构时，在输出端将获得一个逻辑高位状态或低位状态信号(信号的极性取决于应用情况)。该种情况优点是在此实施形式中提供信号Vin+、Vin-、Vda+和Vda-的通过电路410和411类似于用于图1A所述以前技术中使用的通过电路110和111。微分子比较器405也接收均衡控制信号EQU和电能降低控制信号PD。均衡控制信号EQU控制图5所示典型微分子比较器500内所示的均衡结构510，电能降低控制信号PD控制图6所示电能降低装置610。微分子比较器405输出两个输出信号421和422。

微分子比较器406用于接收来自微分子比较器405的输出信号421和422，来自信号源的均衡控制信号EQU，来自另一信号源的电能降低控制信号PD。微分子比较器406输出两个输出信号423和424，微分子比较器407接收来自微分子比较器406的输出信号421和422，均衡控制信号EQU和电能降低控制信号PD作为自己的输入信号，并输出两个输出信号425和426。微分子比较器408接收来自微分子比较器407的输出信号425和426，均衡和电能降低控制信号EQU和PD，并输出OUT+和OUT-。

用于复级比较器400微分子比较器405、406、407和408的均衡控制信号EQU由一均衡控制信号源(图中未示出)提供。均衡控制信号EQU+和EQU-控制的均衡结构510(如图5)添加到微分子比较器405、406、407和408，目的是缩短从微分子比较器405、406、407和408输出节点的相对状态(前一比较结果的残留状态)到它们均衡/平衡状态的恢复时间。

应用到微分子比较器405、406、407和408和反相器子比较器462、464、466和468上的电能降低控制信号Pd是由电能降低控制信号源(图中未示出)提供。由电能降低控制信号PD所控制的电能降低装置是被设计来降低电能消耗。电能降低控制信号PD在每一序列比较操作前后能帮助降低电能消耗的方法是在比较处理过程中间确保微分子比较器405、406、407和408处于电能降低状态。

反相器子比较器462、464、466和468属于单端接地反相子比较器，串联在微分子比较器405、406、407和408之后，在占用相当小硅晶体空间的情况下提供附加(extra)信号增益。在所述实施形式中，反相器子比较器462、464、466和468类似以前技术中的反相器子比较器162、164、166、168。然而，根据本发明，每个反相器子比较器162、164、166、168均经过改良，添加了诸如图6所示电能降低结构600之类电能降低装置。电能降低控制信号PD控制反相器子比较器462、464、466和468的附加电能降低装置。

反相器子比较器462、464串联在一起，反相器子比较器462接收电能降低控制信号PD和微分子比较器408的输出信号OUT+作为其输入信号，并提供输出信号463。反相器子比较器464接收反相器子比较器462的输出信号463和电能降低控制信号PD，并提供ltchBuff 472使用的输出信号469。与此类似，反相器子比较器466、468串联在一起，反相器子比较器466接收电能降低控制信号PD和微分子比较器408的输出信号OUT-作为其输入信号，并提供输出信号467。反相器子比较器468接收反相器子比较器466的输出信号467和电能降低控制信号PD，并提供ltchBuff 472使用的输出信号471。第一组反相器子比较器462、464和第二组反相器子比较器466、468相互并联连接，且也与微分子比较器408并联连接。

请参阅图4B所示，是根据本发明的实施形式，图4A所示是复级比较器400控制信号示意图。最初，所有自动归零控制信号(即：R1、R2、R3、R4、R5和R6)设置为“高位状态”，所有开关均处于闭合状态，并均具有一个共同电压Vcm。电能降低控制信号PD设计原则为可让微分子比较器405、406、407、408在比较操作运行前后均处于电能降低状态。完成输入信号Vin取样阶段的方式类似于上述以前技术中所描述方法，区别在于图5所示均衡结构510。图5所示均衡结构510由均衡控制信号EQU控制，如同上述结合图5所示情况，可缩短从微分子比较器405、406、407和408输出节点的相对状态(前一比较结果的残留状态)到它们均衡/平衡状态的恢复时间。

作为本发明具体实施形式，控制信号Pvin和控制信号Pda为非重叠信号。在取样阶段之前，控制信号Pvin就初始化设置为“高位状态”，而控制信号Pda在取样过程中设置为“低位状态”。设置控制信号Pvin为“高位状态”导致图4B所示通过电路410和411在比较过程的取样阶段将要被取样的模拟输入信号发送到复级比较器400。在取样阶段结束后，紧接着是一段时间延迟ΔT1，然后控制信号Pvin设置为“低位状态”，再经过另一时间延迟ΔT3，控制信号Pda设置为“高位状态”。熟悉该领域技术者均应承认，上述每一时间延迟对于诸如将复级比较器400从一级设置(set)及重设(reset)到另一级来说是必需的。

在比较过程的位元周期阶段，控制信号Pda一直处于高位状态，这样通过电路410和411就可向微分子比较器405提供包括模拟电压参照的信号Vda。在位元周期阶段，Vda表现为如图4B所示的阶梯形离散波形(stairlike discrete waveform)。当PD控制信号降低时，就产生模拟数字转换(包括两个阶段)，此时所有微分子比较器和反相器子比较器均处于主动(active)状态，故消耗直流电(DC)电能。当进行位元周期和第一个取样电压比较时，赋能(enable)EN控制信号变为高位状态，以赋能ltchBuff472放大操作。在锁存器480由锁存器信号LTCH触发到下降沿之前，在ΔT2时间段内，EN应处于主动-高位(active-high)状态以便保证将适当的输入信号输送到锁存器480。当EN变为低位状态后，EQ信号将对图5中节点A和B处的电压Va和Vb进行均衡操作。图4B所示EN控制信号用于赋能ltchBuff472(图4A和图7中700)，这样当EN处于高位状态时，ltchBuff 472就处于主动状态，且作为对输入信号(IN-和IN+)的响应，会生成一个放大的输出信号对(OUT+和OUT-)。根据该实施形式，ltchBuff 472包括一个内部电能降低结构，且EN(图4B和图7)的反相是作为一电能降低信号运行。

当处于低位状态时，EN去能(disable)(断开)底部的两个晶体管NMOS(如图7所示)，这样就切断了VDD和VSS之间的电流路径。同时，当处于低位状态时，EN将接通顶部的两个晶体管PMOS(如图7所示)，这样就可设置VDD的两个输出节点(见图7中OUT+和OUT-)以便使得两反相器474和476(图4A)出现逻辑高位状态，从而不会导致产生泄漏电路通道(即信道)。

为减小电能消耗，当在输入端(IN+和IN-)没有适当的输入信号对时，EN可设置为低位状态。有关减小电能消耗的内容已在图4B中述及过，其中当Pvin+＝low(低位状态)且Pda+＝high(高位状态)时，EN每个上升沿的出现时间设置为迟于模拟电压参照信号Vda+上升沿的出现时间。设计EN脉冲宽度时要考虑到ltchBuff 472、反相器级476(图4A)和锁存器480(图4A)总的响应时间。因此，在LTCH-的下降沿，完好的输出信号将确保出现在ltchBuff 472和反相器476处，且在锁存器480的输出端会闩锁住一个明确的比较结果。

请参阅图5所示，是全微分子比较器示意图，此处所述实施形式类似于图2的微分子比较器200，区别在于诸如添加了均衡结构510之类的装置。均衡装置510由图4B均衡控制信号EQU控制。另外，本发明还可根据图4B中的计时情况将电能降低控制信号PD提供到诸如微分子比较器500之类的元件。

根据本发明实施形式，当诸如复级比较器400处于位元周期阶段时，均衡控制信号EQU和电能降低信号PD可用于微分子比较器405、406、407和408。均衡控制信号EQU适用于均衡结构510，将导致节点520处产生电压Va，在节点530处产生电压Vb，经均衡后，可加速下一比较阶段的进行。根据本发明实施形式，电能降低控制信号PD控制一加载电路。电能降低控制信号PD适用于微分子比较器405、406、407和408，反相器子比较器462、464、466和468，以便减少电能消耗。电能降低信号PD适用于微分子比较器405、406、407和408，以便在前面所述转换序列前后将这些子比较器断电。

请参阅图6所示，是表示单端接地反相子比较器600示意图，比如它可对应于串联微分子比较器405、406、407和408中最后一个微分子比较器408后面的连续串联的反相器子比较器462和464中的某一个。在所述实施形式中，反相子比较器600基本与图2所示反相子比较器200相同，区别在于反相子比较器600还进一步含有一个由电能降低信号PD控制的电能降低装置610。采用电能降低控制信号PD+降低装置610的电能消耗可减轻或消除以前技术中图2所示反相器子比较器200中存在的泄漏电流，所用方法是当电能降低控制信号PD处于“高位状态”时，将输入端接地，从而可使得晶体管610处于“接通状态”。根据本发明实施形式，在添加反相器子比较器增大增益的同时，添加电能降低装置可减轻或消除电流泄漏。

请参阅图7所示，表示的是带有赋能控制信号且具有一种简单自身偏压设计的锁存器型微分子比较器700(比如对应于图4A的ltchBuff 472)示意图。锁存器型微分子比较器700作为ltchBuff 472添加到复级比较器400，以便消除不稳定操作可能性，该不稳定操作出现在高精度使用的情况下，比如当输入电压处于数字式反相器结构的不稳定区时的小模拟输入信号。  当采用VLSI技术时，微分子比较器405、406、407和408及反相器子比较器462、464、466和468模块物理放置时它们可相距很近，这样可假定且实际上具有几乎相同的公共模式电压，而在输出端则只放大和闩锁微分信号。图4A中ltchBuff 472分别接收来自反相器子比较器464和468的输出信号469和471，与以前技术所用结构相比，可提供额外的增益和更可靠的输出结果。因为考虑到LtchBuff 472赋能时间仅占图4B所示整个有效转换时间的很小部分，所以添加LtchBuff 472可视为一精明的设计方案。

根据上述内容，对于熟悉该领域技术人员，很显然，本发明提供了一种方法和电路，其特征在于，在提供可靠电压的同时可抵消环境噪声，消除模拟数字转换器内的输入直流偏移电压，降低电能消耗。上述几个实施形式仅作为示例性提供，本发明并非局限于这些实施例。对于熟悉该领域技术者，基于前面所描述的内容，在不相互矛盾的情况下，它们可对上述实施形式进行变动和更改。另外熟悉该领域技术者根据此处所述专利说明书内容，可进行其它的组合、删节、替代和更改。因此，本专利并非局限于该专利说明书所述的几种实施形式，而是以申请专利范围所界定的内容为准。

以上所述，仅是本发明的较佳实施例而已，并非用以限定本发明，任何熟悉本专业的技术人员，在不脱离本发明技术方案范围内，可利用上述揭示的技术内容作出些许更动或修饰为等同变化的等效实施例，但凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。