适用于控制多种分辨率等离子显示屏驱动器的方法

摘要

一种适用于控制多种分辨率ACPDP显示屏驱动器的方法，属ACPDP显示屏驱动器控制方法的技术领域。该方法需在由单片机1、拨码开关2、FLASH EEPROM 3、FPGA控制电路4、第一SDRAM 5和第二SDRAM 6所组成的控制电路内实施，包括以下操作步骤：单片机1初始化；读取拨码开关2的设置状态，并选择存储在FLASH EEPROM 3中的FPGA配置逻辑数据；选取拨码开关2设置的地址区段的FPGA配置逻辑数据，并读取该FPGA配置逻辑数据；按照FPGA标准的配置时序对FPGA控制电路4进行配置；单片机1中止运行，FPGA控制电路4输出数字逻辑控制信号，控制ACPDP显示屏驱动器7，与此同时，第一SDRAM 5和第二SDRAM 6交替进行写入和送显示的操作。

说明书

                         技术领域

本发明涉及一种适用于控制多种分辨率等离子显示屏，即ACPDP显示屏驱动器的方法，尤指一种基于FPGA技术的适用于控制多种分辨率ACPDP驱动器的方法，属ACPDP显示屏驱动器控制方法的技术领域。

                         背景技术

ACPDP显示屏作为下一代的大屏幕平板显示器，具有屏幕大、重量轻、机体薄、体积小、亮度高、寿命长、无闪烁、视角大、响应快、无畸变、信息容量大、清晰度高、非线性补偿能力强、有记忆功能和机械强度高等优点，其优越的性能和可行性已得到业界的公认。ACPDP显示屏的结构和发光机理已在欧洲专利EP 0762373A2中公开，这里就不再重复。

ACPDP显示屏电路系统主要包括以下三个部分：

1.接口电路

接口电路用来为各种信号源提供界面，信号源指标准的VGA信号，NTSC，PAL等制式的电视信号，S-Video信号等。它主要包括：宽带放大电路、A/D变换电路、制式变换电路。接口电路能将各种信号转换成适合于ACPDP显示屏电路系统使用的数字信号，如8bit*3的数据RGB信号，控制信号：点时钟(DCLK)，垂直同步(VSYNC)，水平同步(HSYNC)，消隐(BLANK)。

2.驱动器控制电路

驱动器控制电路用来处理显示所需的数据，功能复杂，接口众多，电路规模大，为整个ACPDP显示屏电路系统的核心部分。整个ACPDP显示屏驱动器所需要的控制信号均由此产生。在已有的ACPDP显示屏电路系统的产品中，驱动器控制电路均包括多片诸如先锋公司的PD4801A和富士通公司的MB87E701之类的专用集成电路(ASIC)。

3.ACPDP显示屏驱动器

ACPDP显示器驱动器能将TTL电平的数据转换成高电压的输出信号，并向彩色ACPDP显示器提供定时的、周期性的脉冲电压和电流。高压驱动器有两组：第一组是处理显示数据的寻址驱动器，它的主要作用是在寻址期接收由驱动器控制电路送来的图像数据信号，变换成合适的电压信号，逐行加到寻址电极上去，与Y电极的扫描负脉冲共同作用发生放电，形成壁电荷，完成寻址过程；第二组是负责写入时扫描和维持放电的行驱动器。

背景技术有以下因采用专用集成电路而引起的缺点：因受到专用集成电路来源的制约和不可能用分立元件来替代，ACPDP显示屏电路系统产品的维修极为困难；一组专用集成电路只能与一种分辨率规格的ACPDP显示屏驱动电路联用，即使是同一个公司的相同类型的ACPDP显示屏，只要分辨率不同，使用的专用集成电路就不一样，通用性差；ACPDP显示屏目前的产量不大，导致专用集成电路的生产成本高昂。

                         发明内容

本发明要解决的技术问题是提出一种适用于控制多种分辨率ACPDP显示屏驱动器的方法。该方法具有通用性强，适用范围广，有利于标准化，便于产品维修检测等优点。

该方法需在以下的ACPDP显示屏驱动器控制电路内工作。该控制电路能控制四种分辨率的ACPDP显示屏驱动器，包括单片机1、拨码开关2、FLASH EEPROM 3、FPGA控制电路4、第一SDRAM 5和第二SDRAM 6，单片机1为有在线下载功能的8位单片机，拨码开关2为四状态的选择开关，根据联用的ACPDP显示屏的分辨率选择状态，00、01、10和11分别与分辨率640×480、852×480、1280×768和1920×1080对应，FLASH EEPROM 3为大容量闪存，FLASH EEPROM 3内存储有FPGA控制电路4所需的配置逻辑数据，FPGA控制电路4是现场可编程逻辑集成电路，第一SDRAM 5和第二SDRAM 6是能分别存储一帧画面数据的同步动态存储器，电路连接，拨码开关2通过数据线与单片机1连接，FLASH EEPROM 3通过数据线、地址线、控制线与单片机1连接，单片机1通过数据线、地址线、控制线与FPGA控制电路4连接，第一SDRAM 5和第二SDRAM 6分别通过数据线、地址线、控制线与FPGA控制电路4连接。该控制电路通过FPGA控制电路4的输入端和数据线与接口电路8连接；该控制电路通过FPGA控制电路4的输出端和数据线、控制线与ACPDP显示屏驱动器7连接。外部图象信号经接口电路8传送至FPGA控制电路4的输入端，FPGA控制电路4输出的控制信号经FPGA控制电路4的输出端传送至ACPDP显示屏驱动器7。

现结合附图详细说明本发明的技术方案。一种适用于控制多种分辨率等离子显示屏驱动器的方法，其特征在于，包括以下操作步骤：

第一步拨码开关2按照联用的ACPDP显示器的分辨率的规格拨到对应分辨率的位置，单片机1初始化；

第二步单片机1读取拨码开关2的设置状态，根据读得的状态所对应的分辨率选择存储在FLASH EEPROM 3中相应的FPGA配置逻辑数据；

第三步FLASH EEPROM 3中存储有四段不同的FPGA配置逻辑数据，存储在四个不同的地址区段，单片机1选取拨码开关2设置的地址区段的FPGA配置逻辑数据，并读取该FPGA配置逻辑数据；

第四步单片机1按照FPGA标准的配置时序对FPGA控制电路4进行配置；

第五步单片机1中止运行，由FPGA控制电路4根据写入的FPGA配置逻辑数据对其内部的资源进行配置，输出数字逻辑控制信号，控制ACPDP显示屏驱动器7，与此同时，第一SDRAM 5和第二SDRAM 6以交替方式工作：外部图像信号的数据写入第一SDRAM 5时，写在第二SDRAM 6的另一帧图像数据则由FPGA控制电路4处理成ACPDP显示屏显示所需的数据，送入ACPDP显示屏驱动电路，在ACPDP显示屏上显示相应的图像，然后，外部图像信号的数据写入第二SDRAM 6，ACPDP显示屏上显示第一SDRAM 5的一帧图像数据。

本发明方法的工作原理如下：

使用单片机1对FPGA控制电路4进行配置，使之能控制多种分辨率的ACPDP显示屏驱动器7。由于不同分辨率的ACPDP显示屏驱动器7所需的控制信号不同，因而要使同一块FPGA集成电路适用于多种分辨率的ACPDP显示屏驱动器7，就必须改变FPGA控制电路7的配置逻辑数据，以产生不同的驱动器控制信号。本发明的方法将不同的配置逻辑数据存储在一块大容量FLASH EEPROM 3闪存中，由单片机1根据拨码开关2设置的分辨率来选择相应的配置逻辑数据。对于某种分辨率的ACPDP显示屏驱动器7，该FPGA集成电路就可以根据相应的配置逻辑数据输出对应于该分辨率ACPDP显示屏驱动器7的控制信号。

与背景技术相比，本发明的有益效果是：

1.多块专用集成电路由一块可编程集成电路、单片机、拨码开关、一块FLASHEEPROM和两块同步动态存储器替代，由于上述元器件均为通用产品，易于得到，简化了电路结构，降低了生产成本，便于ACPDP显示屏电路系统产品维修替换，解除了专用集成电路应用范围狭窄的制约。

2.只需通过拨码开关简单地设置，就可实现用同一块可编程集成电路控制不同分辨率的ACPDP显示屏驱动器，大大拓展了通用器件的通用性，达到了一集成电路多用的效果。

                         附图说明

图1是ACPDP显示屏电路系统的结构框图。

图2是按本发明的方法工作的ACPDP显示屏驱动器控制电路的结构框图，其中1是单片机，2是拨码开关，3是FLASH EEPROM，4是FPGA控制电路，5是第一SDRAM，6是第二SDRAM，7是ACPDP显示屏驱动器，8是接口电路。

图3是单片机1的工作流程图。

                       具体实施方式

实施例1

本实施例将以分辨率为852×480的ACPDP显示屏为例进一步说明本发明的方法。

按本发明的方法工作的控制电路所用的器件：FPGA控制电路4的型号为XILINX公司Virtex-II系列XC2V3000；第一SDRAM 5和第二SDRAM 6为两片相同的、存储容量为128Mbit的同步动态存储器，它们的型号为HY57V283220T；单片机1的型号为PHILIPS公司89LV51RD2；FLASH EEPROM 3是大容量闪存，它的容量和型号分别为16Mbit和SST39VF016。

本实施例的工作过程：

第一步拨码开关2按照联用的ACPDP显示器的分辨率的规格852×480拨到00的位置，单片机1(89LV51RD2)初始化；

第二步单片机1(89LV51RD2)读取的拨码开关2的设置状态00，根据读得的状态00所对应的分辨率852×480选择存储在FLASH EEPROM 3(SST39VF016)中00000H-7FFFFH地址区段的FPGA配置逻辑数据；

第三步单片机1(89LV51RD2)读取FLASH EEPROM 3(SST39VF016)中00000H-7FFFFH地址区段的FPGA配置逻辑数据；

第四步单片机1(89LV51RD2)按照FPGA标准的配置时序对FPGA控制电路4(XC2V3000)进行配置；

第五步单片机1(89LV51RD2)中止运行，由FPGA控制电路4(XC2V3000)根据写入的FPGA配置逻辑数据对其内部的资源进行配置，输出数字逻辑控制信号，控制ACPDP显示屏驱动器7，与此同时，第一SDRAM 5(HY57V283220T)和第二SDRAM6(HY57V283220T)以以下方式交替工作：外部图像信号的数据写入第一SDRAM5(HY57V283220T)时，写在第二SDRAM6(HY57V283220T)的另一帧画面数据则由FPGA控制电路4(XC2V3000)处理成ACPDP显示屏显示所需的数据，送入ACPDP显示屏驱动电路，在ACPDP显示屏上显示相应的图像，然后，外部图像信号的数据写入第二SDRAM6(HY57V283220T)，ACPDP显示屏上显示第一SDRAM5(HY57V283220T)的一帧画面数据。

实施例2

本实施例将以分辨率为640×480的ACPDP显示屏为例进一步说明本发明的方法。

按本发明的方法工作的控制电路所用的器件：与实施例1的相应部分完全相同。

本实施例的工作过程：

第一步拨码开关2按照联用的ACPDP显示器的分辨率的规格640×480拨到01的位置，单片机1(89LV51RD2)初始化；

第二步单片机1(89LV51RD2)读取的拨码开关2的设置状态01，根据读得的状态01所对应的分辨率640×480选择存储在FLASH EEPROM 3(SST39VF016)中80000H-FFFFFH地址区段的FPGA配置逻辑数据；

第三步单片机1(89LV51RD2)读取FLASH EEPROM 3(SST39VF016)中80000H-FFFFFH地址区段的FPGA配置逻辑数据；

第四、五步与实施例1的第四、五步完全相同。

实施例3

本实施例将以分辨率为1280×768的ACPDP显示屏为例进一步说明本发明的方法。

按本发明的方法工作的控制电路所用的器件：与实施例1的相应部分完全相同。

本实施例的工作过程：

第一步拨码开关2按照联用的ACPDP显示器的分辨率的规格1280×768拨到10的位置，单片机1(89LV51RD2)初始化；

第二步单片机1(89LV51RD2)读取的拨码开关2的设置状态10，根据读得的状态10所对应的分辨率1280×768选择存储在FLASH EEPROM 3(SST39VF016)中100000H-17FFFH地址区段的FPGA配置逻辑数据；

第三步单片机1(89LV51RD2)读取FLASH EEPROM 3(SST39VF016)中100000H-17FFFH地址区段的FPGA配置逻辑数据；

第四、五步与实施例1的第四、五步完全相同。

实施例4

本实施例将以分辨率为1920×1080的ACPDP显示屏为例进一步说明本发明的方法。

按本发明的方法工作的控制电路所用的器件：与实施例1的相应部分完全相同。

本实施例的工作过程：

第一步拨码开关2按照联用的ACPDP显示器的分辨率的规格1920×1080拨到11的位置，单片机1(89LV51RD2)初始化；

第二步单片机1(89LV51RD2)读取的拨码开关2的设置状态11，根据读得的状态11所对应的分辨率1920×1080选择存储在FLASH EEPROM 3(SST39VF016)中180000H-1FFFFFH地址区段的FPGA配置逻辑数据；

第三步单片机1(89LV51RD2)读取FLASH EEPROM 3(SST39VF016)中180000H-1FFFFFH地址区段的FPGA配置逻辑数据；

第四、五步与实施例1的第四、五步完全相同。