SDH中支路时钟恢复中的抖动衰减处理装置

摘要

一种SDH中支路时钟恢复中的抖动衰减处理装置，包括：弹性缓存的读/写控制电路，它包括先进先出的弹性缓存器、读地址产生器、写地址产生器和相位差采样电路；步长计算电路，它包括比特泄漏率选择器、码速调整步长选择器和加法器；数字频率综合器，包括加法器、加法器和寄存器。由于本发明采用全数字的方法实现支路时钟恢复抖动衰减处理，把恢复时钟的抖动减小到允许范围，这样由锁相环作进一步的抖动衰减，恢复出满足ITU－T标准的支路时钟。

说明书

技术领域

本发明涉及数字通信领域，具体地指是同步数字序列(Synchronous DigitalHierarchy，SDH)中支路时钟恢复中抖动衰减处理装置。

背景技术

在SDH中，指针概念的引入可以很方便的实现对净荷的定位，但是指针调整会带来很大的相位抖动，一次指针调整会带来8或24个比特的抖动，这样给接收侧的时钟恢复带来麻烦。

如果在接收侧时钟直接用锁相环(Phase Locked Loop，PLL)进行时钟恢复的话，很难恢复出一个满足ITU-T标准的时钟。所以，一般在锁相环之前需要先进行抖动衰减的处理。

另外，在SDH中对于支路信号中产生抖动的另一个原因是码速调整，一次码速调整会带来1个比特的抖动。

图1为支路时钟恢复抖动衰减处理的一种常用方法，它是一种基于统计电路的实现方法。

首先对指针调整和码速调整次数的进行统计，然后根据统计的次数计算出时钟扣除的个数，最后由时钟扣除电路产生出恢复时钟。

由于实现中采用统计电路作为时钟产生的依据，因此统计电路对恢复时钟的抖动性能影响很大。统计时间太短，输出时钟抖动将会很大，很难满足ITU-T标准；统计时间过长，带来实现的复杂和频率跟踪时间长的问题。

发明内容

本发明的目的在于提供SDH中支路时钟恢复中的抖动衰减处理装置，通过该装置把恢复时钟的抖动减小到允许范围，这样由锁相环作进一步的抖动衰减，从而恢复出满足ITU-T标准的支路时钟。

本发明所提供的一种SDH中支路时钟恢复中的抖动衰减处理装置，其特征在于：包括弹性缓存的读/写控制电路、步长计算电路和数字频率综合器，其中：弹性缓存的读/写控制电路，包括先进先出的弹性缓存器、读地址产生器、写地址产生器和相位差采样电路，分别由读时钟、写时钟在读地址产生器和写地址产生器中产生出读地址和写地址，输出到弹性缓存器完成读写操作，同时读地址、写地址输出到相位差采样电路，相位差采样电路在复帧边界采样当前输入的读、写地址，计算出读、写时钟的相位作为泄漏率选择器的输入；步长计算电路，包括比特泄漏率选择器、码速调整步长选择器和加法器，该比特泄漏率选择器根据相位差采样电路的输入相位差选择当前的比特泄漏率，该码速调整步长选择器根据输入的正负码速调整指示选择出码速调整步长，比特泄漏率和码速调整步长在加法器中的相加输出到数字频率综合器，作为频率综合器步长增量；数字频率综合器，为一累加器，包括加法器、加法器和寄存器，加法器用于完成频率综合器步长的计算，即：加法器的输出即频率综合器步长增量加上频率综合器的步长的初始值，为支路时钟标称频率，且通过寄存器将输入的每个参考时钟的正沿对频率综合器步长在加法器中累加，累加结果自然溢出，而累加器的最高位即为恢复时钟。

上述的SDH中支路时钟恢复中的抖动衰减处理装置，其中，弹性缓存器的弹性缓存处于半满。

上述的SDH中支路时钟恢复中的抖动衰减处理装置，其中，频率综合器步长初始值的取值是根据所应用的累加器位数、支路时钟标称频率和参考时钟频率确定。

上述的SDH中支路时钟恢复中的抖动衰减处理装置，其中，比特泄漏率选择是根据读、写时钟的相位差，即指针调整的频率来自适应的选择。

上述的SDH中支路时钟恢复中的抖动衰减处理装置，其中，码速调整步长选择是直接根据码速调整类型选择。

由于本发明采用全数字的方法实现支路时钟恢复抖动衰减处理，把恢复时钟的抖动减小到允许范围，这样由锁相环作进一步的抖动衰减，恢复出满足ITU-T标准的支路时钟。

附图说明

图1是支路时钟恢复抖动衰减处理的一种常用方法的流程图；

图2是本发明SDH中支路时钟恢复中的抖动衰减处理装置的功能框图。

具体实施方式

本发明以恢复2M支路信号时钟为例来说明，但是实现原理同样适用于恢复其它类型的支路时钟。

本发明的参考时钟为77.76M的SDH时钟。

根据图2，本发明的实现结构包括弹性缓存的读/写控制电路1、步长计算电路2和数字频率综合器3。

弹性缓存的读/写控制电路1包括128比特的先进先出的弹性缓存器(FIFO)101、7比特读地址产生器103、7比特写地址产生器102和相位差采样电路104。

步长计算电路2包括比特泄漏率选择器201、码速调整步长选择器202和加法器203。

数字频率综合器3包括加法器301、加法器303和一个24位寄存器302。

弹性缓存的读/写控制电路1分别由读时钟、写时钟在读地址产生器103和写地址产生器102中产生出7比特的读地址(Radr)和写地址(Wadr)，输出到弹性缓存器101完成读写操作，同时读地址、写地址输出到相位差采样电路104，相位差采样电路104在复帧边界(500us)采样当前输入的读、写地址，计算出读、写时钟的相位作为泄漏率选择器201的输入。

由于弹性缓存器101的弹性缓存理想值处于半满，即相差64比特，因此读、写时钟相位差为，

Po＝Wadr-Radr-64

步长计算电路2的比特泄漏率选择器201根据相位差采样电路104的输入相位差查表选择当前的比特泄漏率(Br)，码速调整步长选择器202根据输入的正负码速调整指示选择出码速调整步长(Cstep)，比特泄漏率和码速调整步长在加法器203中的相加输出到数字频率综合器3，作为频率综合器步长增量(Deltastep)。

数字频率综合器3实际是一个24比特的累加器。频率综合器步长的计算在加法器303中完成，为加法器203的输出即频率综合器步长增量(Deltastep)加上Step0，其中的Step0表示频率综合器的步长的初始值(常数)，反应数字频率综合器3的中心频率，即支路时钟标称频率。Step0的取值根据所应用的累加器位数、支路时钟标称频率和参考时钟频率确定，本实施例中Step0为441869，计算如下，

Step0＝2^24*2.048/77.76≈441869

累加器在每个参考时钟(77.76M)的正沿对频率综合器步长(Step)累加，累加结果自然溢出。累加器的最高位即为恢复时钟。

比特泄漏率选择根据指针调整的快慢，即读、写时钟相位差来选择当前的泄漏率，参看表1

读写时钟的相位差(Po)    泄漏率(Br)    Po＝0    0    0＜Po＜＝16    1    16＜Po＜＝32    2    32＜Po＜＝48    3    48＜Po＜＝63    380    -16＜＝Po＜0    -1    -32＜＝Po＜-16    -2    -48＜＝Po＜-32    -3    -64＜＝Po＜-48    -380

码速调整步长选择参看表2

    码速调整码速适应步长(Cstep)    正码速调整    432    负码速调整    -430    零码速调整    0

本实施例中，比特泄漏率选择是根据读、写时钟的相差，即指针调整的频率来自适应的选择，当指针调整次数少时，选择较小的泄漏率；指针调整次数多时，选择较大的泄漏率。这样，保证在不误码的情况下，恢复时钟抖动最小。码速调整直接根据码速调整指示选择频率跟踪的步长，保证频率跟踪速度更加快速。

本发明的测试结果如下：

映射抖动测试结果参看表3

比特率容差范围(1*10^-6)映射抖动+/-50    ITU-TG.783测试结果    0.075UI    ＜0.02UI

结合抖动测试结果参看表4

测试指针序列    低通(LP)20HZ-100K    高通(HP)18K-100K    IUT-TG.783测试结果    ITU-TG.783测试结果    A0.4UI    0.10UI0.075UI＜10e-4UI    B    0.10UI＜10e-4UI    C    0.10UI＜10e-4UI    D    0.10UI＜10e-4UI

由表3，表4可知，本发明的输出抖动远小于ITU-T G.783标准的规定。

本发明技术方案带来的有益效果

a)本发明采用参考时钟为77.76M，为SDH中标准的接口时钟，因此，设计中不必增加其他高速时钟来作为参考时钟，减少系统中对额外时钟的要求。

b)对于码速调整直接根据当前码速调整指示跟踪时钟频率，因此，对频率的跟踪速度快。

c)直接用弹性缓存的地址的平均值(每复帧采样)作为泄漏率的选择，减少了指针调整次数的统计。

d)指针调整采用自适应的调整泄漏率。保证输出时钟的抖动性能在不同指针调整频率下尽可能的小，同时使得系统的捕获性能增加。