对数字信号改进定时和使外部影响最小化

摘要

数字系统的性能很大程度取决于频率。但是为了使数字信号安全地从一个驱动器经过一个印制导线到达接收机，频率越高留存的时间就越小。必须将时钟脉冲和信号的运行时间最佳化到使得即使在极端的环境情况时也不会给定时造成任何损害。本发明通过将输出信号结合到一个内部PLL－时钟脉冲上，改善了定时并使外部影响降低到最小。