用于宽带码分多址通信系统的物理信道映射处理装置和基带信号处理装置

摘要

本发明提供一种用于宽带码分多址系统的物理信道映射处理装置，其借助存储器地址来描述物理映射处理前后数据之间的对应关系，并且依照一定的地址对应关系来进行存储器间的数据复制操作，从而实现编码组合信道上数据至物理信道上无线帧时隙的映射。本发明还提供一种利用上述映射处理装置的基带信号处理装置，其采用嵌入式微控制器(MCU)来管理和协调符号级处理单元、物理信道映射处理装置和码片级处理单元的运行，分担了原本由数字信号处理器(DSP)处理的任务，因此缓解了DSP的处理压力。此外，上述嵌入式结构符合现在流行的嵌入设计思想，具有通用性，而且也方便进行功能的扩充和修改，具有较强的灵活性，特别适合用来实现那些未完全标准化的协议。

说明书

技术领域

本发明涉及宽带码分多址(WCDMA)通信技术，特别涉及一种物理信道映射处理装置和基带信号处理装置。

背景技术

以图1所示的下行链路为例，在第三代移动通信系统中，上下行链路的物理帧成帧过程都大致包括对高层分配的各种传输信道(TrCH，指话音、数据和因特网服务等业务)的数据符号(symbol)进行CRC校验、信道编码、速率匹配、交织和复接等处理步骤，其目的是将各个传输信道的数据帧依次串行级联起来，复接成一个复合传输信道(CCTrCH)，CCTrCH经过物理信道分段处理和第二次交织处理后映射至物理信道映射。所谓物理信道映射，即是通过在第二次交织处理后的数据符号流合适的位置上加入时隙控制信息域以形成在物理信道上传输的无线帧。由于上述诸步骤涉及的是对数据符号的处理，所以属于符号级处理(symbol level processing)过程。经过符号级处理后获得的物理信道上的数据比特(bits)以特定的扩频码和扰码进行扩频加扰并且以一定的功率发射出去，这属于码片级处理(chip level processing)过程。上述符号级处理过程、物理信道映射过程和码片级处理过程统称为基带信号处理过程。

图2示出了WCDMA系统中传输信道与物理信道的映射关系，由图2可见，高层并没有为所有的物理信道设置相应的传输信道，如同步信道(SCH)、公共导频信道(CPICH)等都没有直接对应的高层信道，因此导致物理信道的映射过程比较复杂。

在第三代移动通信系统中，所支持业务的多样性和灵活性使得物理信道(尤其是专用物理信道)必须支持种类繁多的各种时隙结构或格式，例如单独一个专用物理信道无线帧的时隙格式就有49种，而且随着业务的扩大，不排除时隙格式有继续扩充的可能，这无疑增加了物理信道映射过程的复杂性。此外，对于下行链路，在压缩模式下，由于传输间隔(GAP)长度、位置以及压缩帧结构的不同，因此映射需要考虑的因素更多，这进一步加剧了处理的复杂程度。还有，如何区分这些格式复杂的物理信道并准确无误地将相应传输信道的数据映射下来也是一个比较棘手的问题。

针对上述复杂的处理过程，如果完全采用硬件来实现，则存在一系列的缺点。首先这将使处理硬件的结构非常复杂，其次也不利于以后时隙格式的修改与扩充，最后，一旦发现存在错误，对于硬件的修改将是一件既困难又费时的工作。

发明内容

本发明的目的是提供一种用于宽带码分多址系统的物理信道映射处理装置，它能减少物理信道映射处理的复杂度并提高处理速度。

本发明的上述目的通过以下技术方案实现：

一种用于宽带码分多址系统的物理信道映射处理装置，用于将均分为多个物理信道分段的编码组合信道上的数据映射为物理信道上的无线帧时隙，包含：

用于存储物理信道分段内符号的第一存储单元，其中，每个符号按照其在物理信道分段内的顺序依次存储在第一存储单元的连续地址区域；

用于存储无线帧时隙内比特的第二存储单元，其中，每个比特按照其在时隙内的顺序依次存储在第二存储单元的连续地址区域；

与第一和第二存储单元相连的物理信道映射处理单元，其根据映射参数确定时隙控制信息域在第二存储单元内的地址和第一存储单元内每个符号的地址与其在第二存储单元内地址的对应关系，并且依照所述对应关系将第一存储单元内的每个符号复制到第二存储单元内的相应地址上，其中，所述映射参数包含所映射无线帧时隙类型的交织模式和时隙结构。

在上述物理信道映射处理装置中，以存储器地址为中介完成了编码组合信道上的数据至物理信道上无线帧时隙的映射，这种通过存储器地址映射实现符号级数据至码片级数据的映射具有可靠、简便的优点，而且可以在映射的同时完成第二次交织处理，因此是一种非常独特有效的结构。

在上述用于宽带码分多址系统的物理信道映射处理装置中，比较好的是，所映射无线帧时隙为下行链路上传输的时隙，所述时隙结构以下列通用格式描述：每个时隙依次包含第一数据(Data1)域、传输功率控制命令(TPC)域、传输格式组合指示比特(TFCI)域、第二数据(Data2)域和导频(Pilot)域，其中，每个域占用的比特数按照该时隙结构的规定设定，对于所映射时隙未包含的域，其占用比特数设定为0。

由于采用通用格式描述各种时隙结构，因此可以使映射参数具有统一的格式，非常有利于简化硬件的设计难度。

在上述用于宽带码分多址系统的物理信道映射处理装置中，比较好的是，所述映射参数进一步包括以下列方式描述压缩模式的特征参数N_first和N_last：如果N_first＝15并且N_last＝15，则当前帧为非压缩模式下的正常帧，如果N_first＝15并且N_last≠15，则当前帧为双帧压缩模式下的第二压缩帧，该帧第0～N_last个时隙映射为DTX比特，如果N_first≠15并且N_llast＝15，则当前帧为双帧压缩模式下的第一压缩帧，该帧第N_first～14个时隙映射为DTX比特，如果N_first≠15并且N_last≠15，则当前帧为单帧压缩模式下的压缩帧，该帧第N_first～N_last个时隙映射为DTX比特。

在上述用于宽带码分多址系统的物理信道映射处理装置中，比较好的是，所述物理信道映射处理单元包括：

时隙控制信息域生成模块，其根据所述映射参数中的时隙结构生成TFCI域信号和Pilot域信号；

交织模块，其根据所述映射参数中的交织模式确定第一存储单元内每个符号的读取顺序；

与时隙控制信息域生成模块和交织模块相连的映射处理模块，其根据映射参数确定时隙控制信息域在第二存储单元内的地址，从而将所述TFCI域信号和Pilot域信号放置于第二存储单元内相应的地址上并将DTX信号放置于第二存储单元内与TPC域信号对应的地址上，还依照所述顺序读取第一存储单元内每个符号并将其依次存储在第二存储单元内的连续地址上。

在上述用于宽带码分多址系统的物理信道映射处理装置中，比较好的是，所述TPC域信号由基站或移动台接收芯片产生并被放置于第二存储单元内相应的地址上。

本发明的目的是提供一种用于宽带码分多址系统的基带信号处理装置，它能减少基带信号处理的复杂度并提高处理速度。

本发明的上述目的通过以下技术方案实现：

一种用于宽带码分多址系统的基带信号处理装置，包含：

嵌入式微控制器，其根据传输信道配置信息计算映射参数，所述映射参数包括所映射无线帧时隙的交织模式和时隙结构；

符号级处理单元，其在所述嵌入式微控制器控制下生成均分为多个物理信道分段的编码组合信道；

码片级处理单元，其在所述嵌入式微控制器控制下对无线帧时隙进行扩频和加扰处理；

物理信道映射处理装置，其包含：

与符号级处理单元相连并用于存储物理信道分段内符号的第一存储单元，其中，每个符号按照其在物理信道分段内的顺序依次存储在第一存储单元的连续地址区域；

与码片级处理单元相连并用于存储无线帧时隙内比特的第二存储单元，其中，每个比特按照其在时隙内的顺序依次存储在第二存储单元的连续地址区域；

与嵌入式微控制器、第一和第二存储单元相连的物理信道映射处理单元，其根据映射参数确定时隙控制信息域在第二存储单元内的地址和第一存储单元内每个符号的地址与其在第二存储单元内地址的对应关系，并且依照所述对应关系将第一存储单元内的每个符号复制到第二存储单元内的相应地址上。

上述基带信号处理装置所采用嵌入式微控制器(MCU)来管理和协调符号级处理单元、物理信道映射处理装置和码片级处理单元的运行，能够优化资源的利用，极大地减小硬件规模，有利于基带信号处理流程的实现。由于MCU分担了原本由数字信号处理器(DSP)处理的任务，因此缓解了DSP的处理压力，使得整个系统能够即时处理更多的业务。此外，上述嵌入式结构符合现在流行的嵌入设计思想，具有通用性，而且也方便进行功能的扩充和修改，具有较强的灵活性，特别适合用来实现那些未完全标准化的协议。

在上述用于宽带码分多址系统的基带信号处理装置中，比较好的是，所映射无线帧时隙为下行链路上传输的时隙，所述时隙结构以下列通用格式描述：每个时隙依次包含第一数据(Data1)域、传输功率控制命令(TPC)域、传输格式组合指示比特(TFCI)域、第二数据(Data2)域和导频(Pilot)域，其中，每个域占用的比特数按照该时隙结构的规定设定，对于所映射时隙未包含的域，其占用的比特数设定为0。

在上述用于宽带码分多址系统的基带信号处理装置中，比较好的是，所述映射参数进一步包括以下列方式描述压缩模式的特征参数Nfirst和Nlast：如果N_first＝15并且N_last＝15，则当前帧为非压缩模式下的正常帧，如果N_first＝15并且N_last≠15，则当前帧为双帧压缩模式下的第二压缩帧，该帧第0～N_last个时隙映射为DTX比特，如果N_first≠15并且N_last＝15，则当前帧为双帧压缩模式下的第一压缩帧，该帧第N_first～14个时隙映射为DTX比特，如果N_first≠15并且N_last≠15，则当前帧为单帧压缩模式下的压缩帧，该帧第N_first～N_last个时隙映射为DTX比特。

在上述用于宽带码分多址系统的基带信号处理装置中，比较好的是，所述物理信道映射处理单元包括：

时隙控制信息域生成模块，其根据所述映射参数中的时隙结构生成TFCI域信号和Pilot域信号；

交织模块，其根据所述映射参数中的交织模式确定第一存储单元内每个符号的读取顺序；

与时隙控制信息域生成模块和交织模块相连的映射处理模块，其根据映射参数确定时隙控制信息域在第二存储单元内的地址，从而将所述TFCI域信号和Pilot域信号放置于第二存储单元内相应的地址上并将DTX信号放置于第二存储单元内与TPC域信号对应的地址上，还依照所述顺序读取第一存储单元内每个符号并将其依次存储在第二存储单元内的连续地址上。

在上述用于宽带码分多址系统的基带信号处理装置中，比较好的是，所述TPC域信号由基站或移动台接收芯片产生并被放置于第二存储单元内相应的地址上。

附图说明

通过以下结合附图对本发明较佳实施例的描述，可以进一步理解本发明的目的、特征和优点，附图中相同或相似的单元采用相同的标号表示，其中：

图1为WCDMA系统下行链路成帧过程的流程图。

图2示出了WCDMA系统中传输信道与物理信道的映射关系。

图3为按照本发明较佳实施例的物理信道映射处理装置的示意图。

图4为按照本发明较佳实施例的下行链路物理信道通用帧结构示意图。

图5为按照本发明较佳实施例的传输间隔判决过程示意图。

图6为按照本发明另一较佳实施例的物理信道映射处理装置的示意图。

图7为按照本发明较佳实施例的基带信号处理装置的示意图。

图8为图7所示基带信号处理装置中微控制器的结构框图。

具体实施方式

如上所述，映射处理涉及的传输信道和物理信道的种类非常丰富，如果还需要支持多用户(通常每个基带发射芯片都支持几十个用户)，则处理负荷将非常重。在本发明中，为了提高处理速度，简化设计结构，物理信道映射处理装置借助存储器地址来描述物理映射处理前后数据之间的对应关系，并且依照一定的地址对应关系来进行存储器间的数据复制操作，从而实现编码组合信道上数据至物理信道上无线帧时隙的映射。换句话说，虽然物理信道内包含了来自编码组合信道的数据，但是它们的相对顺序不同，本发明的核心思想之一是将数据从编码组合信道至物理信道的映射关系转换为存储器地址之间的对应关系。

第一实施例

以下借助图3描述按照本发明较佳实施例的物理信道映射处理装置。

如图3所示，本发明的物理信道映射处理装置包含第一存储单元31、物理信道映射处理单元32和第二存储单元33。在第一存储单元31内，编码组合信道数据符号按照其在物理信道分段内的顺序依次存储在一个连续地址区域内。在第二存储单元33内存储的是映射后的无线帧时隙比特，其中的每个比特按照其在时隙内的顺序依次存储在第二存储单元33的连续地址区域。时隙一般包含数据域和控制信息域两种类型的比特，下述进行第二次交织处理的数据比特构成数据域，而诸如TFCI、TPC和Pilot之类的数据比特构成控制信息域。

物理信道映射处理单元32是完成信道映射处理的核心单元，其与第一和第二存储单元31和33相连。物理信道映射处理单元32根据映射参数确定时隙控制信息域在第二存储单元33内的地址和第一存储单元31内每个符号的地址与其在第二存储单元33内地址之间的对应关系，并根据该对应关系将每个符号复制到第二存储单元33内相应的地址上。

这里所谓的映射参数是一些描述所映射无线帧时隙类型的交织模式和时隙结构等信息的特征参数，这些映射参数既可以由物理信道映射处理装置计算得到，也可以由物理信道映射处理装置以外的其它部件提供。

如上所述，不管是上行还是下行链路的物理信道映射处理，都需要先对物理信道分段后的编码组合信道数据进行第二次交织处理，因此上述交织模式即所采用交织算法的类型。第二次交织处理实质上就是将符号的存储顺序按照表格的列模式进行重新调整，也就是使符号的存储地址按照一定的规律映射至第二存储单元内的地址，因此可以采用参数row num和last row remainder来描述交织模式，其中参数row num为物理信道分段后每个信道的符号数除以第二次交织规定的列数而得到的行数，参数last row remainder为物理信道分段后每个信道的符号除以第二次交织规定的列数而得到的余数。表1示出了一种第二次交织模式。显然，只要依照交织处理规定的顺序读取第一存储单元31内的符号并将其依次存储在第二存储单元33的连续地址上，也就完成了第二次交织。换句话说，通过上述这种根据地址对应关系在第一与第二存储单元之间复制数据的过程即完成了第二次交织处理。

表1：第二次交织模式

  Number of columns C2  Inter-column permutation pattern  <P2(0)，P2(1)，...，P2(C2-1)>    30  <0，20，10，5，15，25，3，13，23，8，18，28，1，11，21，   6，16，26，4，14，24，19，9，29，12，2，7，22，27，17>

时隙结构规定了时隙格式，即一个时隙的时隙域类型、占用比特数和相对排列顺序等信息。物理信道映射处理装置可根据描述时隙格式的映射参数确定诸如TFCI、TPC和Pilot之类的控制信息域在无线帧时隙内的相对位置和占用的比特数并据此确定它们在第二存储单元33内的位置。至于时隙控制信息域的数据比特本身，其既可以由物理信道映射处理单元32映射至第二存储单元33内的相应地址上，也可以由物理信道映射处理装置以外的其它部件完成这种映射，在下述较佳实施例中将对此作进一步的描述。

由上可见，当采用上述结构的物理信道映射处理装置时，第二交织处理与无线帧时隙内符号至比特的映射可以同时完成，这大大提高了映射处理速度，也节省了系统资源。

第二实施例

以下描述一个具有上述结构的物理信道映射装置的较佳实施例，假设映射处理的信号为下行链路上发送的无线帧，在该实施例中采用一种较好的通用格式来描述各种时隙的格式。

图4为按照本发明较佳实施例的下行链路物理信道通用帧结构示意图。如图4所示，每个下行链路无线帧的时长为10毫秒，由15个时隙构成，每个时隙依次包含第一数据(Data1)域、传输功率控制命令(TPC)域、传输格式组合指示比特(TFCI)域、第二数据(Data2)域和导频(Pilot)域，其占用的比特数分别为N_data1、N_TPC、N_TFC1、N_data2和N_Pilot。在本较佳实施例中，采用这种通用格式来统一描述各种类型时隙的结构。

以表2所示的物理信道DPDCH和DPCCH中的第16种时隙格式为例，根据协议，其具有与通用格式完全一致的形式，其中的Data1域、TPC域、TFCI域、Data2域和Pilot域分别占用248、8、8、1000和16个比特。又如DPDCH的多码道传输情形，此时一个组合编码信道被映射到多个并行的DPDCH上，但是只在第一个DPDCH上传输第一层的控制信息(即TPC、TFCI和Pilot信息)。显然，所有这些码道仍然具有与通用格式完全一致的形式，只是在第一个码道以外的其它码道中，其时隙控制信息域为空。

又以表3所示的物理信道SCCPCH中的第7种时隙格式为例，根据协议，其依次包含Data1域、TFCI域和Pilot域，依照通用格式，该物理信道的时隙仍然依次包含Data1域、TPC域、TFCI域、Data2域和Pilot域，其中，Data1域、TFCI域和Pilot域占用的比特数分别为30、8和2，对于所映射时隙未包含的TPC域和Data2域，其占用比特数设定为0。对于其它类型的物理信道，都可以采用上述通用格式来描述时隙结构，此处不再赘述。

                      附表2：DPDCH和DPCCH时隙格式

  Slot Format  #iChanneBitRate(kbps   )  Channe  Symbol   Rate  (ksps)SF Bits/ Slot   DPDCH  BitS/Slot    DPCCH    Bits/Slot Transmitted  slots per radio frame    NTr N_Data1 N_Data2   N_TPC N_TFCI N_Pllot  0  15   7.5 512    10    0  4    2  0  4    15  0A  15   7.5 512    10    0  4    2  0  4    8-14  0B  30   15 256    20    0  8    4  0  8    8-14  1  15   7.5 512    10    0  2    2  2  4    15  1B  30   15 256    20    0  4    4  4  8    8-14  2  30   15 256    20    2  14    2  0  2    15  2A  30   15 256    20    2  14    2  0  2    8-14  2B  60   30 128    40    4  28    4  0  4    8-14  3  30   15 256    20    2  12    2  2  2    15  3A  30   15 256    20    2  10    2  4  2    8-14  3B  60   30 128    40    4  24    4  4  4    8-14  4  30   15 256    20    2  12    2  0  4    15  4A  30   15 256    20    2  12    2  0  4    8-14  4B  60   30 128    40    4  24    4  0  8    8-14  5  30   15 256    20    2  10    2  2  4    15  5A  30   15 256    20    2  8    2  4  4    8-14  5B  60   30 128    40    4  20    4  4  8    8-14  6  30   15 256    20    2  8    2  0  8    15  6A  30   15 256    20    2  8    2  0  8    8-14  6B  60   30 128    40    4  16    4  0  16    8-14  7  30   15 256    20    2  6    2  2  8    15  7A  30   15 256    20    2  4    2  4  8    8-14  7B  60   30 128    40    4  12    4  4  16    8-14  8  60   30 128    40    6  28    2  0  4    15  8A  60   30 128    40    6  28    2  0  4    8-14  8B  120   60 64    80    12  56    4  0  8    8-14  9  60   30 128    40    6  26    2  2  4    15  9A  60   30 128    40    6  24    2  4  4    8-14  9B  120   60 64    80    12  52    4  4  8    8-14  10  60   30 128    40    6  24    2  0  8    15  10A  60   30 128    40    6  24    2  0  8    8-14  10B  120   60 64    80    12  48    4  0  16    8-14  11  60   30 128    40    6  22    2  2  8    15  11A  60   30 128    40    6  20    2  4  8    8-14  11B  120   60 64    80    12  44    4  4  16    8-14  12  120   60 64    80    12  48    4  8^*  8    15  12A  120   60 64    80    12  40    4  16^*  8    8-14  12B  240   120 32    160    24  96    8  16^*  16    8-14  13  240   120 32    160    28  112    4  8^*  8    15  13A  240   120 32    160    28  104    4  16^*  8    8-14  13B  480   240 16    320    56  224    8  16^*  16    8-14  14  480   240 16    320    56  232    8  8^*  16    15  14A  480   240 16    320    56  224    8  16^*  16    8-14  14B  960   480 8    640    112  464    16  16^*  32    8-14  15  960   480 8    640    120  488    8  8^*  16    15  15A  960   480 8    640    120  480    8  16^*  16    8-14  15B  1920   960 4    1280    240  976    16  16^*  32    8-14  16  1920   960 4    1280    248  1000    8  8^*  16    15  16A  1920   960 4    1280    248  992    8  16^*  16    8-14

                                   表3：SCCPCH时隙格式

Slot Format    #1Channel Bit    Rate  (kbps)    Channel  Symbol Rate    (ksps)    SF Bits/Frame Bits/ Slot N_data1 N_pllot N_TF  CI    0    30    15    256    300  20  20    0  0    1    30    15    256    300  20  12    8  0    2    30    15    256    300  20  18    0  2    3    30    15    256    300  20  10    8  2    4    60    30    128    600  40  40    0  0    5    60    30    128    600  40  32    8  0    6    60    30    128    600  40  38    0  2    7    60    30    128    600  40  30    8  2    8    120    60    64    1200  80  72    0  8^*    9    120    60    64    1200  80  64    8  8^*    10    240    120    32    2400  160  152    0  8^*    11    240    120    32    2400  160  144    8  8^*    12    480    240    16    4800  320  312    0  8^*    13    480    240    16    4800  320  296    16  8^*    14    960    480    8    9600  640  632    0  8^*    15    960    480    8    9600  640  616    16  8^*    16    1920    960    4    19200  1280  1272    0  8^*    17    1920    960    4    19200  1280  1256    16  8^*

第三实施例

在第三代移动通信系统中，为了支持测量要求，下行链路的专用物理信道可能需要采用压缩模式进行数据传送。在压缩模式下，一个无线帧中可能有部分时隙并不映射第二次交织的比特，这些时隙被直接映射成DTX比特(即GAP)，而且这些时隙的位置是可变的。DTX比特实际上并不在空中传输，它们仅仅向发射机指示应该在哪些比特位置上关闭传输。

以下描述按照本发明物理信道映射处理装置的一个较佳实施例，该实施例采用与第二实施例相同的通用格式来描述时隙结构，并且映射参数还进一步包含N_first和N_last这两个参数来描述压缩模式的特征，从而可根据这些参数简单、准确地确定一个无线帧中哪些时隙映射第二次交织的比特，哪些时隙映射DTX比特。

具体而言，物理信道映射处理装置读取参数N_first和N_last的取值并且根据图5所示的逻辑判断流程或参数取值组合确定无线帧的压缩模式和DTX比特的映射位置：如果N_first＝15并且N_last＝15，则判定当前帧为非压缩模式下的正常帧，如果N_first＝15并且N_last≠15，则判定当前帧为双帧压缩模式下的第二压缩帧，该帧第0～N_last个时隙映射为DTX比特，如果N_first≠15并且N_last＝15，则判定当前帧为双帧压缩模式下的第一压缩帧，该帧第N_first～14个时隙映射为DTX比特，如果N_first≠15并且N_last≠15，则判定当前帧为单帧压缩模式下的压缩帧，该帧第N_first～N_last个时隙映射为DTX比特。可见，上述两个参数不仅可以表征无线帧的压缩模式，而且还能标识出映射DTX比特的时隙。

值得指出的是，本实施例中映射DTX比特的时隙仍然可以用第二实施例的通用格式描述，此时该物理信道的时隙仍然依次包含Data1域、TPC域、TFCI域、Data2域和Pilot域，并且例如可以规定其中的Data1域占用的比特数等于整个时隙的比特数，其它域占用的比特数全部为0。

第四实施例

以下描述另一个按照本发明的物理信道映射装置的较佳实施例，其采用与第二实施例相同的通用格式来描述各种时隙的格式。

图6为物理信道映射处理装置的结构示意图。与图3所示实施例相同，该装置包含第一存储单元31、第二存储单元33和连接在它们之间的物理信道映射处理单元32，并且假设映射参数从该装置外部提供，包括N_Data1，、N_TPC，、N_TFCI、N_Data2、N_Pilot、N_first、N_lat、sfmt_type、multiplex、phch_addr、row_num和last_row_remainder等，其中参数N_Data1，、N_TPC，、N_TFCI、N_Data2、N_Pilot、N_first、N_last、row_num和last_row_remainder上面已作描述，此处不再赘述，参数sfmt_type用来指示物理信道的压缩模式，若为正常模式，则其值为0，若为压缩模式A，其值为1，若为压缩模式B，则其值为2。参数multiplex用来指示DPDCH和DPCCH是否采用多码道传输方式。参数phch_addr表示映射后各物理信道的数据域数据在第二存储单元内的起始地址。在本实施例中，物理信道映射处理单元32采用一种较佳结构来生成时隙控制信息域。

参见图6，该物理信道映射处理单元32包括时隙控制信息域生成模块32a、交织模块32b和映射处理模块32c。时隙控制信息域生成模块32a由TFCI发生器和Pilot发生器组成，分别生成相应的TFCI域信号和Pilot域信号并送至映射处理模块32c。交织模块32b与第一存储单元31相连，涉及交织模式的映射参数(参数row_num和last_row_remainder)确定了第一存储单元内每个符号的读取顺序，因此该模块根据该顺序从第一存储单元31依次读取每个符号并将其依次送至映射处理模块32c。映射处理模块32c与时隙控制信息域生成模块32a和交织模块32b相连，它根据映射参数phch_addr、N_data1、N_tpc、N_tfci、N_data2和N_pilot在第二存储单元33内为数据域和时隙控制信息域预留相应的存储空间，将交织模块32b输出的数据域比特和时隙控制信息域32c输出的TFCI比特和Pilot比特放置于第二存储单元33相应的地址上，由于交织模块32b按照交织后顺序(即无线帧内数据域比特的排列顺序)输出比特，因此映射处理模块32c只要从第二存储单元33某一起始地址开始依次放置这些比特即可。

由于TPC域比特来自基站或移动台的接收芯片(RX)并且需要即时映射到每个时隙内，因此映射模块32c直接将该时隙域全部固定映射成DTX比特，也就是说，在第二存储单元33对应TPC域的地址上存储DTX比特。当接收到RX即时信息比特后，即用这些信息比特来替换TPC域地址上的DTX比特，从而完成TPC域的映射。

第五实施例

以下描述按照本发明的基带信号处理装置的较佳实施例，其采用上述各实施例所述结构的物理信道映射处理装置。

图7为按照本发明较佳实施例的基带信号处理装置示意图。如图7所示，基带信号处理装置包含第一存储单元31、物理信道映射处理单元32、第二存储单元33、嵌入式微控制器(MCU)34、符号级处理单元35和码片级处理单元36，其中的第一存储单元31、物理信道映射处理单元32和第二存储单元33构成物理信道映射处理装置。

嵌入式微控制器34分别与数字信号处理器(DSP)、符号级处理单元35、物理信道映射处理单元32和码片级处理单元36相连以在DSP的控制下协调物理信道映射处理过程，此外它还根据传输信道的配置参数计算与所映射无线帧时隙的交织模式、时隙结构和传输方式有关的映射参数并提供给物理信道映射处理单元34。如上所述，映射参数可包括N_Data1，、N_TPC，、N_TFCI、N_Data2、N_Pilot、N_first、N_last、sfmt_type、multiplex、phch_addr、row_num和last_row_remainder等。

图8为微控制器34的结构框图。作为映射参数的计算单元，微处理器34包括内嵌软体81、程序控制器82、算术逻辑单元83、内部存储器84和输出控制器85。内嵌软体81内存储MCU34的执行程序，用于设定映射参数的计算方式；程序控制器82读取内嵌软体81内存储的执行程序指令并解析指令；算术逻辑单元83根据解析的指令完成算术逻辑等基本操作；内部存储器84存储映射参数计算过程中的中间数据；输出控制器85则将计算得到的映射参数输出至物理信道映射处理单元84。通过修改内嵌软体存储的执行程序，可以灵活地改变映射参数的计算方式，这对于扩充和修改映射处理功能非常有益。

符号级处理单元35在嵌入式微控制器34的控制下生成均分为多个物理信道分段的编码组合信道，并且将这些数据送至第一存储单元31存储。如上所述，在第一存储单元31内，编码组合信道数据符号按照其在物理信道分段内的顺序依次存储在一个连续地址区域内。第二存储单元33内存储的是映射后的无线帧时隙比特，其中的每个比特按照其在时隙内的顺序依次存储在第二存储单元33的连续地址区域。

码片级处理单元36在嵌入式微控制器的控制下对第二存储器无线帧时隙进行扩频和加扰处理。

物理信道映射处理单元32是完成信道映射处理的核心单元，其与嵌入式微控制器34、第一和第二存储单元31和33相连。在微控制器34的控制下，物理信道映射处理单元32根据上述映射参数确定时隙控制信息域在第二存储单元33内的地址和第一存储单元31内每个符号的地址与其在第二存储单元33内地址之间的对应关系，并根据该对应关系将每个符号复制到第二存储单元33内相应的地址上。有关物理信道映射处理单元32的结构和具体处理方式已经在上述实施例中作了描述，因此此处不再赘述。

在普通的宽带码分多址系统中，采用系统的数字信号处理器(DSP)来管理和协调符号级处理单元、物理信道映射处理装置和码片级处理单元的运行，当处理业务量很大时，DSP承担的负荷非常繁重，因此不利于系统的扩展。此外，当物理信道映射处理方式发生变化时，需要对运行在DSP上的软件作整体修改，增加了功能扩充和修改的难度。在本发明中，由于采用嵌入式微控制器(MCU)来分担原本由数字信号处理器(DSP)处理的物理信道映射过程，因此缓解了DSP的处理压力，使得整个系统能够即时处理更多的业务。此外，当映射方式发生变化，只需改动运行在微控制器内的程序即可，因此便于进行功能的扩充和修改。