用SIGE BICMOS集成方案制造多晶－多晶电容器的方法

摘要

一种用BiCMOS工艺来制造集成的多晶－多晶电容器的方法，它包括在淀积CMOS晶体管的栅电极的过程中制作多晶－多晶电容器的下平板电极；以及在生长异质结双极晶体管的SiGe基区的过程中制作上SiGe平板电极。

说明书

技术领域

本发明涉及到BiCMOS(亦即双极互补金属氧化物半导体(CMOS))工艺，更确切地说是涉及到与SiGe异质结双极晶体管集成的多晶硅-多晶硅亦即多晶-多晶电容器的制造方法。

背景技术

在半导体器件制造领域中，CMOS和BiCMOS技术已经被广泛地用来将非常复杂的模拟-数字子系统集成到单个芯片上。在这种子系统中，通常需要高精度的电容器。

目前能够获得几种电容器，包括扩散-多晶电容器、多晶-多晶电容器、和金属-金属电容器。为了满足当前这一代集成器件对高精度电容器的需要，越来越多地采用了多晶-多晶电容器。

尽管其精度很高，但多晶-多晶电容器由于比较容易制作并具有优于扩散-多晶电容器但劣于金属-金属电容器的电学特性，因而是高的成本与理想的电容器特性之间的一种折中。然而，制造金属-金属电容器比制造多晶-多晶电容器困难得多。

而且，已知多晶-多晶电容器具有比MOS(亦即扩散-多晶)电容器线性更好的V-C关系。MOS电容器的介质来自热生长在重掺杂扩散区上的氧化物。相反，多晶-多晶电容器的介质通常是淀积的化学汽相淀积(CVD)氧化物，且可靠性要求使得到的氧化物比热氧化物能够实现得更厚。因此，MOS电容器的电容值一般比多晶-多晶电容器更高。

虽然已知各种各样的制作多晶-多晶电容器的方法，但大多数现有技术方法不适合于用BiCMOS工艺方案来集成。考虑到用现有技术方法集成BiCMOS的问题，对于开发一种采用现有多晶硅层和常规BiCMOS工艺中使用的掩蔽步骤的新的改进了的制造多晶-多晶电容器的方法，一直存在着需求。具体地说，若能够开发一种电容器底部平板由MOS晶体管的栅形成，且其中电容器的顶部平板由异质结双极晶体管的基区形成的多晶-多晶电容器的制造方法，则是特别有益的。

发明内容

本发明的一个目的是提供一种不复杂也不昂贵的制造CMOS或BiCMOS集成电路使用的多晶-多晶电容器的方法。

本发明的另一目的是提供一种利用现有多晶硅和掩蔽步骤来制造多晶-多晶电容器，从而以低的成本将多晶-多晶电容器集成到BiCMOS器件中的方法。

本发明的再一目的是提供一种利用通常BiCMOS工艺中用来制作MOS晶体管和双极晶体管的SiGe基结构的步骤和结构来制造多晶-多晶电容器的方法。

利用本发明的方法，达到了这些以及其它的目的和优点，其中，电容器的下多晶硅层在淀积CMOS栅电极的过程中被制作，而电容器的上SiGe多晶硅层在生长SiGe异质结双极晶体管的基区过程中被制作。广义地说，本发明的方法于是包含在淀积CMOS晶体管的栅电极的过程中制作多晶-多晶电容器的下平板电极；以及在生长异质结双极晶体管的SiGe基区的过程中制作上SiGe平板电极。

具体地说，在本发明第一实施方案中，本发明的方法包含下列步骤：

(a)在待要制作多晶-多晶电容器的器件区中的部分隔离区上，制作第一多晶硅层；

(b)在所述第一多晶硅层周围，制作第一氮化物间隔；

(c)在所述第一多晶硅层和所述第一氮化物间隔上，淀积氮化物层；

(d)将第一导电类型的离子注入到所述第一多晶硅层中，以便形成所述多晶-多晶电容器的下电极；

(e)清除部分所述氮化物层，以便形成第二氮化物间隔并暴露部分所述下电极；

(f)在所述下电极的至少所述暴露部分上，制作叠层膜，所述叠层膜包含氧化层、第二多晶硅层、和SiGe层；

(g)将不同于所述第一导电类型的第二导电类型离子注入到所述SiGe层和所述第二多晶硅层中；

(h)对至少所述SiGe层和所述第二多晶硅层进行腐蚀，以便形成所述多晶-多晶电容器的上电极；以及

(i)对所述上电极的所有暴露的表面进行自对准硅化。

要指出的是，上述工艺步骤被用来制作大电容的多晶-多晶电容器。作为变通，在对结构进行自对准硅化之前，可以在部分暴露的上电极上制作图形化的保护性氮化物层。

根据制作高压器件的本发明的第二实施方案，本发明的方法包含下列步骤：

(a)在待要制作多晶-多晶电容器的器件区中的部分隔离区上，制作第一多晶硅层；

(b)在所述第一多晶硅层周围，制作第一氮化物间隔；

(c)在所述第一多晶硅层和所述第一氮化物间隔上，淀积氮化物层；

(d)将第一导电类型的离子注入到所述第一多晶硅层中，以便形成所述多晶-多晶电容器的下电极；

(e)在至少所述氮化物层上制作叠层膜，所述叠层膜包含氧化物层、第二多晶硅层、和SiGe层；

(f)将不同于所述第一导电类型的第二导电类型离子注入到所述SiGe层和所述第二多晶硅层中；

(g)对至少所述SiGe层和所述第二多晶硅层进行腐蚀，以便形成所述多晶-多晶电容器的上电极；以及

(h)对所述上电极的所有暴露的表面进行自对准硅化。

如第一实施方案的情况那样，在自对准硅化之前，可以在至少部分暴露的上电极上制作图形化的保护性氮化物层。

此处要强调的是，掺杂的第一多晶硅层用作本发明多晶-多晶电容器的下电极，而掺杂的SiGe层与掺杂的第二多晶硅层一起用作多晶-多晶电容器的上电极。

附图说明

图1-9是本发明第一实施方案所用的各个工艺步骤中多晶-多晶电容器的剖面图。

图10-11示出了可选的工艺步骤，其中图形化的保护性氮化物层被用于本发明的第一实施方案中。

图12-19是本发明第二实施方案所用的各个工艺步骤中多晶-多晶电容器的剖面图。

图20-21示出了可选的工艺步骤，其中图形化的保护性氮化物层被用于本发明的第二实施方案中。

具体实施方式

下面参照附在本申请书中的附图来更详细地描述本发明，本发明提供了一种用SiGe BiCMOS工艺集成的多晶-多晶电容器的制造方法。应该指出的是，相同的和相应的元件用相同的和相应的参考号来表示。而且，在本发明的附图中，仅仅示出了BiCMOS器件的电容器器件区。图中未示出的CMOS和双极器件区，被制作在邻近图中所示电容器器件区的区域中。

首先参照图1-9，示出了通过本发明第一实施方案所用的各个工艺步骤中大电容多晶-多晶电容器的制作。具体地说，图1示出了在制作于半导体衬底10中的部分隔离区12上制作第一多晶硅层14。半导体衬底10由包括但不局限于Si、Ge、SiGe、GaAs、InAs、InP和所有其它III/V族化合物半导体的常规半导体材料组成。此处还考虑了诸如Si/Si或Si/SiGe之类的层状衬底。在这些半导体材料中，半导体衬底最好由Si组成。半导体衬底可以是p型衬底或n型衬底，取决于待要出现在最终BiCMOS结构中的MOS器件的类型。

隔离区可以是LOCOS(硅的局部氧化)区或沟道隔离区，最好是图1所示的沟道隔离区。当采用LOCOS隔离时，本技术领域熟练人员熟知的常规氧化工艺被用来形成区域12。另一方面，当隔离区12是图1所示的沟道隔离区时，则利用常规的光刻、腐蚀、和沟道填充方法来形成隔离沟道区。由于隔离沟道的制作包括本技术领域熟练人员熟知的常规工艺，故此处不提供其详细描述。

稍后将成为多晶-多晶电容器下电极的第一多晶硅层14，也被制作在CMOS器件区中，并将被用于CMOS器件区中作为CMOS器件的栅电极。在本发明中，用包括但不局限于化学汽相淀积(CVD)、等离子体辅助CVD、溅射、化学溶液淀积、以及其它相似的淀积工艺等常规淀积工艺，来制作第一多晶硅层14。第一多晶硅层的厚度可以变化，但第一多晶硅层的厚度通常为大约500-5000，最好是约为1000-2000。

接着，如图2所示，在第一多晶硅层周围制作第一氮化物间隔16。具体地说，第一氮化物间隔16被制作在先前制作的第一多晶硅层被暴露的垂直边界上。用诸如CVD、等离子体辅助CVD和其它相似的淀积工艺之类的常规淀积工艺，来制作由Si₃N₄之类的常规氮化物材料组成的第一氮化物间隔，随之以光刻和腐蚀。用来制作第一氮化物间隔16的腐蚀工艺是对于清除氮化物比清除多晶硅来说有高的选择性的常规腐蚀工艺。

图3示出了在图2所示结构上制作第二氮化物层18之后的多晶-多晶电容器结构。具体地说，利用相同于或不同于用来制作第一氮化物间隔的常规淀积工艺，第二氮化物层被制作在第一多晶硅层14和第一氮化物间隔16上。而且，第二氮化物层可以由相同于或不同于第一氮化物间隔的含有氮化物的材料组成。要指出的是，第二氮化物层在制作多晶-多晶电容器的过程中用来保护相邻的器件区。

随着第二氮化物层的就位，第一导电类型(P型或N型)的离子20被注入到第一多晶硅层中，以便形成多晶-多晶电容器的下电极22，见图4。用来形成多晶-多晶电容器的下电极的离子注入，是在能够在常规注入剂能量下工作的常规离子注入设备中进行的。这一注入步骤中使用的杂质离子的浓度可以改变，其数值在本技术领域熟练人员通常使用的范围内。而且，本发明这一步骤中采用的杂质离子的类型仅仅取决于待要制造的器件的类型。

根据用来制造大电容多晶-多晶电容器的本发明第一实施方案，利用常规光刻对第二氮化物层进行图形化，并随后采用对于清除氮化物比清除掺杂的多晶硅来说有高的选择性的腐蚀工艺，以便形成第二氮化物间隔24，见图5。具体地说，第二氮化物层18被腐蚀，以便在第二氮化物层中形成暴露部分下方下电极的窗口21。

接着，如图6所示，在图5所示的结构上制作叠层膜30。根据本发明，叠层膜30由氧化物层32、第二多晶硅层34、和SiGe层36组成。在本发明中，氧化物层32是用CVD之类的常规淀积工艺制作的，或作为变通，可以用常规热生长工艺来制作氧化物层32。氧化物层的厚度可以变化，但叠层膜30的氧化物层32的厚度通常约为50-200。

用相同于或不同于用来制作第一多晶硅层14的淀积工艺，制作叠层膜30的多晶硅层34。多晶硅层34的厚度可以变化，但叠层膜30的第二多晶硅层34的厚度通常约为100-1000。

用包括但不局限于超高真空化学汽相淀积(UHVCVD)、分子束外延(MBE)、快速热化学汽相淀积(RTCVD)、和等离子体增强化学汽相淀积(PECVD)的常规淀积工艺，来制作也被用来形成双极晶体管区(未示出)的SiGe基区的叠层膜30的SiGe层36。要指出的是，SiGe的厚度可以变化，因而不局限于具体的厚度范围。用来制作SiGe层的上述各个淀积工艺包括采用本技术领域熟练人员熟知的常规条件。这些条件可以根据用来制作SiGe层的淀积工艺的类型而变化。

在暴露的下电极上已经制作叠层膜30之后，对SiGe层36和第二多晶硅层34进行离子注入，其中不同于第一导电类型的第二导电类型离子38，被注入到层36和34中。具体地说，在能够在常规注入剂能量下工作的常规离子注入设备中进行上述第二离子注入步骤。这一注入步骤亦即层36和34的掺杂步骤中使用的杂质的浓度可以变化，取决于注入到第一多晶硅层中的杂质的类型。图7示出了形成被掺杂层40的本发明的这一步骤。要指出的是，被掺杂层40是SiGe层36和第二多晶硅层34的组合。而且，被掺杂层40用作本发明多晶-多晶电容器的上电极。

在用第二导电类型离子对SiGe层和第二多晶硅层进行掺杂之后，对被掺杂的层40(亦即被掺杂的SiGe层和被掺杂的第二多晶硅层)进行能够将被掺杂的SiGe层和第二多晶硅层图形化成形成图8所示结构的上电极40的常规光刻和腐蚀工序。应该指出的是，在腐蚀被掺杂的SiGe层和第二多晶硅层的过程中，下方的某些氧化层也可能被腐蚀。

本发明的这一步骤之后，可以可选地对上电极亦即被掺杂的层40进行另一离子注入工序，其中附加的第二离子被注入到上电极中。要指出的是，这一可选的附加注入步骤形成了CMOS器件区中的源区和漏区(图中未示出)。图9示出了上电极暴露表面已经经历了常规自对准硅化工序之后的结构，其中形成了自对准硅化物区42。此自对准硅化工序是利用本技术领域熟练人员熟知的常规退火温度和时间进行的。

图10-11示出了在进行自对准硅化工序之前可以被用于本发明第一方法中的附加的工艺步骤。具体地说，图10示出了图9的结构，它包括制作在多晶-多晶电容器水平表面上的图形化保护性氮化物层44。利用常规淀积工艺，随之以光刻和腐蚀，来制作此图形化保护性层。图11示出了进行上述自对准硅化工序之后的结构。

图12-19示出了本发明的第二实施方案，其中第二氮化物层18在所有各个工艺步骤中保留在结构中。这就得到了高电压多晶-多晶电容器器件。具体地说，用来制作图12-15所示结构的工艺步骤与上述图1-4所示的完全相同。代替如图5所示那样对氮化物层进行腐蚀，在本发明的这一实施方案中，氮化物层不被腐蚀，并用上述工艺步骤在其上制作叠层膜30，以便提供图16所示的结构。图17-19除了多晶-多晶电容器包括第二氮化物层18之外，与图7-9完全相同。

图20-21示出了本发明第二实施方案的一个可选步骤，其中使用了图形化保护性氮化物层。

虽然已经根据本发明的优选实施方案对本发明进行了具体的描述，但本技术领域熟练人员可以理解的是，可以作出形式和细节方面的上述和其它的改变而不超越本发明的构思与范围。因此认为本发明不局限于所述的准确形式和细节，而是包含在所附权利要求的范围内。