CPU与复杂时序读写对象同步联系的方法和接口电路

摘要

一种CPU与读写对象建立同步联系的方法和接口电路,方法是将读写使能信号选为被同步采样信号,读写对象未反馈读写完成的确认信号给CPU时,该信号保持有效;而读写对象的某一信号用做采样信号,保证同步采样后,满足读写对象的时序要求并完成读写。读写完成后产生确认信号给CPU,CPU结束读写指令;接口电路中添加了同步电路4,读写确认电路5,本发明建立了CPU与复杂时序读写对象的同步联系并发明一种高效接口电路。

说明书

本发明涉及数字程控交换技术，特别是涉及数字交换系统中CPU对复杂时序读写对象进行读写操作的方法及接口电路。

在数字交换系统中，经常会遇到CPU需要对大量的存储器进行读写操作的情况，当CPU通过一般接口电路对读写对象进行操作时，读写对象必须满足CPU的时序要求。对于RAM等本身就有较复杂时序的读写对象来说，由于其自身的时序特点，很难同时也满足CPU的时序要求。这时若CPU仍采用一般接口电路直接对读写对象进行操作的话，则由于CPU与读写对象的时序不同步无法正确实现读写操作。因此，当CPU需要对有较复杂时序的读写对象进行读写操作时，一般的读写方法接口电路是无法胜任的。显然，在CPU与有较复杂时序的读写对象之间，需要找到一个使两者同步协调的方法及相应的接口电路。目前，现有技术中未见有此类报道。

本发明的目的是提供一种CPU与复杂时序读写对象进行同步联系的方法及接口电路，以完成CPU对有较复杂时序要求的读写对象进行读写操作。

本发明的目的是这样实现的，一种CPU与有复杂时序读写对象建立同步联系的方法，其特征在于：

(1)将经传统接口处理单元产生的读写使能信号，选为被同步采样信号；

(2)将来自读写对象的某一信号用做采样信号；

(3)以采样信号对读写使能信号进行采样，产生同步读写控制信号；

(4)同步读写控制信号和来自读写对象的读写控制信号进行与操作后，产生读写操作信号；

(5)由读写操作信号对读写对象进行读写操作，读写完成后向CPU发出读写完成确认信号；

(6)CPU收到读写完成确认信号后，发出标志本次读写操作结束的读写结束控制信号。所述被同步采样信号满足条件：当读写对象没有反馈读写完成的确认信号给CPU时，信号保持有效，直到CPU收到读写完成确认信号时，被同步采样信号信号才无效。所述采样信号满足条件：保证同步采样后，满足读写对象的时序要求并能快速有效的完成读写；读写完成后产生读写完成确认信号反馈给CPU，CPU结束读写指令，并通过标志指令结束的读写结束控制信号使读写完成确认信号无效。一种应用上述方法构造的接口电路，包括CPU、接口处理单元和读写对象，其特征在于：它还包括置于接口处理单元和读写对象之间的同步电路和确认电路；所述同步电路用于接收来自接口处理单元输出的读写使能信号和来自读写对象的采样信号，产生同步读写控制信号输出，送到确认电路；所述确认电路将同步读写控制信号和来自读写对象的读写控制信号相与后，发出读写操作信号对读写对象进行读写操作，并在完成读写后，及时向CPU发出读写完成确认信号，CPU收到读写完成确认信号后，发出标志本次读写结束的读写结束控制信号，从而完成一次读写；所述的读写对象为具有复杂时序要求的读写对象。所述具有复杂时序要求的读写对象为双口随机存储器DPRAM。任意读写指令都可在两个DPRAM读写周期内完成。以下结合附图、表进一步说明本发明。

图1是本发明的CPU与有复杂时序要求读写对象的接口原理框图。

图2是CPU对读写对象为DPRAM的读写接口原理框图。

表1本发明的应用实例之有复杂时序要求的DPRAM功能表。

图3为读操作时序波形示意图。

CPU直接对读写对象操作时，若读写对象自身无特别的时序要求，只须按传统的接口简单处理，即可满足双方的时序要求，CPU不需要等待过程，读写可立即完成。

当采用自身有一定的时序要求的操作对象时，例如存储器(RAM)，此时若CPU还是直接发出指令，很难保证读写对象也同时准备好发送或接受数据，CPU发出指令后根本不知道对象的操作情况，因而造成指令已发而实际操作未完成，系统功能无法按预期实现。因此，设想采用确认电路后，每次CPU发出指令后，操作对象只要在完成预期读写后反馈一确认信号，CPU只有在接到该信号才进行下一操作，这样可确知CPU指令是否执行，就可以很好地解决这一问题。

但要使上述分析转化为具体的实现，还需要解决一个问题。有了反馈的确认信号后，CPU可以确认读写操作是否已完成。但由于CPU读写指令信号有效时，读写对象的读写信号不一定有效，即二者间无必然的同步联系，造成CPU和对象间不能同时满足读写条件的问题依然存在，因而降低了CPU对读写对象的操作效率，无法完成预期操作。如果在CPU和对象间建立同步联系，同时又有反馈确认信号，问题便可彻底解决。

图1就是按上述思路设计的。来自CPU的读写控制信号S0通过传统接口处理电路2处理产生读写使能信号S1作为被同步采样信号，且S1满足如下条件，当读写对象没有返回读写完成的确认信号给CPU时，该信号保持有效，直到CPU收到读写完成的确认，该信号才无效；

而同步采样信号应满足：保证同步采样后，满足读写对象的时序要求并能快速有效的完成读写。读写完成后产生一有效的反馈信号给CPU，CPU结束读写指令，并通过标志指令结束的某一信号使反馈信号无效。

选取来自读写对象3的符合采样信号要求的S2作为同步采样信号，与S1一并送入同步电路4，产生同步读写控制信号S3；

来自读写对象3的读写控制信号S4，与同步读写控制信号S3在确认电路5中进行与操作，送出读写操作控制信号S5；

确认电路5确保读写完成后，将读写完成确认信号S6反馈给CPU，CPU确认操作完成后，向确认电路5发出读写结束控制信号S7，使读写无效：确认电路5收到S7后，令读写完成确认信号S6无效，CPU结束本次读写操作，进行下一次操作。

图2为本发明的一个实施例，其中读写对象为有复杂时序要求的双口随机存储器DPRAM。

以DPRAM的A口为例，Motorola CPU读写指令送出的读写信号R/W_，DS，CS_信号通过接口处理电路2产生被DPRAM的WZA采样的信号S1。由于CS_在读写完成前一直有效，信号S1满足被同步采样条件。WZA信号，高电平读有效，低电平写有效，将其设为周期信号，一周期内完成一次读写，用它的上升/下降沿采样S1中的读/写使能，产生同步读写控制S5；CLKA上升沿来后DPRAM完成读写操作，CLKA上升沿来后产生读写完成确认信号DTA_，CPU接受到DTA_信号后，通过内部时钟确认有效的DTA_和数据，并使CS_信号无效，读写操作控制S5无效，在读写操作确认电路5中，CS_的无效使得DTA_无效，CPU完成了本次读写，可进行下一操作完成。

图3和表1更进一步说明了上述工作原理，表1给出DPRAM任一端口的功能表，关于表1的说明如下：

                               表1

                 输入 输出RAM工作模式CLK EZ WZ GZ A(7：0)D(7：0) Q(7：0)X   X  X  H XX Hi-Z-/   H  X  X XX Hi-Z未选择RAM/   L  L  L有效地址X ＝Data In写/   L  H  L有效地址X ＝MEM[A]读H：      逻辑电平高L：      逻辑电平低X：      任意逻辑电平/        表示时钟的上升沿MEM[A]： 地址A的存储内容Data In：输入数据DEZ：     RAM读写操作使能WZ：     读写控制信号，高电平读，低电平写GZ：     输出高阻控制，低电平输出数据，高电平输出高阻CLK：    读写操作时钟，当读/写控制信号WZ有效，读写操作使能EZ有效时，

     上升沿完成读/写。

结合图3，以某次读操作为例，CPU发出读指令：DS高电平，R/W_高电平，CS_低电平，通过接口处理2产生读使能S1，WZA以上升沿对S1采样，产生同步读写控制S3，经确认电路5反向后，输出为读写操作控制S5，用于控制EZA。在时刻T1处，CLKA上升沿完成读操作，并产生操作完成反馈信号DTA_，CPU收到并确认DTA_和读出数据后，CS_由低到高无效，在确认电路5中CS_无效使DTA_也无效，即时刻T2处。

若CPU发出写指令，WZA以下降沿对S1采样，其余处理过程如上所述。

本例中，一周期内完成一次读写，由于以读写使能信号采样读写指令，一周期内完成一次读写，可确保任意一读写指令都可在两个DPRAM读写周期内完成。本例CPU自发出读写操作指令，到确认操作完成，最长需要(1.25读写周期+CPU采样确认时间)，最短需要(0.25读写周期+CPU采样确认时间)，可见这是一种很快的操作接口。

综上所述，采用本发明确定的方法，对被同步信号及采样信号的要求容易满足，因而是CPU对复杂时序读写对象实现同步联系的普遍适用方法。同时，为CPU对有复杂时序要求的读写操作对象提供了可靠的接口技术。即在传统的接口电路中添加同步电路和读写完成确认电路即可构成高效的接口电路。构思巧妙，简单易行。准确高效地完成了本发明的目的。