采用存储器监视信号出现预定断点条件的数字电路

摘要

一种断点单元,它包括为多个预定条件的出现而监视数字信号(B1,…,Bn,C1,…,Cm)的存储器电路。存储器电路包括一个存储器单元阵列(34,53)(每一单元存储确定了感兴趣的断点条件的值的数据(Ii;Kim)),并且可以根据信号位的各种组合读取选择的单元。被访问的数据用作使发出正被监视的信号的电路(20)的运行停止或起用的断点信号。另一种实施例可以有多个存储器电路(41,42;60,61),用来监视不同条件的信号位的集合,相应被访问的数据值可以由逻辑门(43)组合,或用作第二级存储器电路(62)的输入,以产生断点信号(Kij;Lm)。

说明书

技术领域

本发明涉及一种数字电路，即观察或监视如由数字信号处理器、微控制器和逻辑分析器产生的一个或多个信号、并且在所监视的一组信号中出现预定的条件时提供用来停止(或启动)正被监视的芯片的工作而通常呈断点信号形式的实时通知的断点单元。

背景技术

监视数字信号处理器、微控制器、逻辑分析器和其他电路产生的一组一个或多个数字信号中出现该信号组中的任何几个预定条件，即信号值的组合，已为人们所知。在逻辑分析器的情况下，制造商通常在装置中还装有一个轨迹缓冲存储器，用来简单地记录最近几个时钟周期上某些规定的信号组的信号状态，从而在出现某些问题时可以在以后更好地分析轨迹历史。缓冲器的大小决定了可以存储最近几个周期的精确数目，且通常不给出关于所监视的信号中的任何预定条件的实时通知。在某些其他电路的情况下，如在数字信号处理器(DSP)的情况下，通常在由断点单元正监视的一组信号中，根据所检测的预定条件，产生一个断点(或停止)信号。随后在同一时钟周期中，立即停止DSP、微控制器或其他电路的工作，从而程序设计人员或其他用户能够分析电路的内部状态，例如，包括电路的各个寄存器中所包含的值，试图鉴别出现预定条件的编程或其他的差错。一个监视感兴趣的特定条件的例子是企图在预定范围以外的地址处访问一个存储器。在微控制器、DSP等处，起动或自举程序通常是在第一次开启电源时执行的以将寄存器和其他的电路元件预置为所要求的初始状态。断点单元可以对程序中的信号进行某些信号状态的监视，而这些信号状态表示起动周期已完成。该单元所产生的“断点”信号随后可以启动电路的正常运行。

传统的断点单元采用专用的比较器电路，每一比较器电路对正被观察的一组信号而工作，以检测那些信号出现的某些条件，并输出所检测的条件出现的指示。图1中示出了具有两个比较器的这样一种断点单元的例子。每一比较器是专门用来检测不同的信号条件的，并且在实践中，断点单元中可以有多达16个比较器来检测相同数量的条件。图1中，断点单元包括一个第一比较器2、一个第二比较器4和一个或门6。比较器2和4接收一组要监视的信号B₁，B₂，…，B_N作为输入。这些信号可以代表例如数字信号处理器、微控制器、逻辑分析器或其他电路试图访问来自程序存储器的指令，或者在某些地址处访问来往于一个或多个数据存储器的数据，或者代表来自这些电路的其它输出或对这些电路的输入。所以，比较器输入可以代表存储器地址、数据、差错标记(如溢出)和其他的信号。尽管图1中示出比较器2和4接收的是相同的信号B₁，B₂，…，B_N，但是，不同的比较器可以接收和监视不同的或重叠的信号组。第一比较器2接收或在内部存储一组参考信号R₁，R₂，…，R_N，这些参考信号的数量等于并对应于正被监视的信号B₁，B₂，…，B_N。参考信号R₁，R₂，…，R_N代表要检测的条件的信号值。当每一输入信号B_i(i＝1至N)与其相应的参考信号R_i一致时，比较器2输出具有逻辑电平“1”的指示信号I₁，逻辑电平“1”表示在正被监视的输入信号B₁，B₂，…，B_N中出现正被搜寻的条件。相反，比较器2输出逻辑电平“0”作为指示信号I₁。与此类似，第二比较器4接收或在内部存储另一组参考信号R₁’，R₂’，…，R_N’，表示另一个用于正被监视的输入信号B₁，B₂，…，B_N的条件。比较器4输出第二个指示信号I₂，如果检测到这一条件，则该指示信号的逻辑电平是“1”，而只要没有检测到这一条件，则其逻辑电平就为“0”。

如图所示，比较结果可以被单独使用，如对于第一指示信号I₁所示。例如，一个指示信号可以是通知所要求的起动条件，而另一指示信号可以是通知所要求的停止条件。另外，也可以由一个或多个逻辑门以某种逻辑方式将两个或更多个指示信号组合在一起。例如，在图1中，比较器2和4输出的第一和第二指示信号I₁和I₂被输入到或门6中。第三指示信号I₃由门6输出，并表示出现感兴趣的两个条件之一。

典型的比较器8如图2所示。比较器包括一组“异或非”门(XNOR)或“异或”门10₁，10₂，…，10_N，每个门用于N个要监视的输入信号B₁，B₂，…，B_N中的每一个并与参考值R₁，R₂，…，R_N比较。参考值R₁，R₂，…，R_N可以存储在一个N-位的寄存器12中。所以，每一XNOR逻辑门10₁，10₂，…，10_N接收两个输入，一个输入是输入信号B_i(i＝1到N)，而另一个是相应的参考信号R_i。每一门输出其按位比较的结果。比较器还包括一组(N-1)个二输入端的AND(与)门14₁，14₂，…，14_N-1。(如果N不是太大，可以用一个N输入端的AND门来代替它们)。将所有N个按位比较结果组合起来的结果被输出作为断点单元第j个比较器8的指示信号I_j。该结构通常将比较限制在8位输入信号，或者在极端的情况下是16位输入信号。另外，每一比较器通常是在分立的集成电路芯片上实现的。

现有技术的断点单元在实践中局限于数量较少的用户可定义条件，这是因为传统的方法对于每一专用的比较器装置仅允许有一个匹配条件。因此，现有技术的断点单元仅使用户能够对数量较少的感兴趣的简单条件检测并起作用。例如，采用16个比较器，断点单元能够监视对DSP的8个程序存储器地址、4个数据存储器地址和4个数据值(即，被访问的存储器内容)的访问。将几个操作条件进行复杂的逻辑组合成本非常之高，从而只能进行简单的组合。例如，对传统单元的一种简单的组合是：IF ANY OF ADDRESS EQUALS 42 OR ADDRESSEQUALS 85 OR DATA EQUALS 22 OR DATA EQUALS 27，THEN STOP(如果有地址等于42或地址等于85或数据等于22或数据等于27，则停止)。另外，即使具有这些有限的监视能力，比较器/逻辑电路通常要求片外(off-chip)断点单元与正被监视的装置分开。

本发明的一个目的是提供一种对任意大数量的定义条件或条件种类的信号集合进行监视并且能够在被监视的一个信号集合或多个信号集合中检测到出现一个或多个条件时实时通知电路开始或停止工作的装置。

本发明的另一个目的是提供一种有效的方法，这种方法用来提供上述定义信号条件逻辑组合的通知。

本发明的再一个目的是提供一种可以方便地重新对定义的条件进行编程的上述装置。

本发明的描述

上述目的是通过一个断点单元来实现的，该断点单元采用存储器来代替现有技术单元中的比较器，并且将正被监视的信号当作访问至少一个存储器芯片的地址位。正观测的条件即信号组合可以用相应的存储单元处的程序位(program bit)来代表。所以，所有感兴趣的信号的组合被当作是感兴趣的地址，并且存储器输出给出是否出现被搜寻的信号条件的指示，这是因为条件的出现将访问存储器中相应地址处的一个或多个程序位，并使得一个或多个程序位由存储器输出。因此，程序存储器中含有一个感兴趣的条件的映射。

存储器可以是1-位宽的存储器，用来给出正被监视的一种条件。也可以是用来定义独立的条件种类的多-位宽存储器(提供多位输出)。存储器输出可以用作指示或断点信号本身，也可以在逻辑上组合起来。第二存储器级可以用来执行指示信号的复杂组合，以取代通常的逻辑门。计数器可以用来在指示信号出现时接收指示信号，并且只有在出现规定数量的条件以后产生一个断点信号。

相关数字信号可以由断点单元监视的电路包括数字信号处理器、微控制器、逻辑分析器、其他的数字电路甚至是混合模-数电路。信号可以代表电路内输入的、输出的以及内部的工作状态(如寄存器值)，以及沿总线由程序或数据存储器或某些其他电路的监视电路进行的访问或企图进行的访问。如果在断点单元中采用了多个存储器芯片，那么每一芯片就可以接收并因此监视同一组信号或由不同的条件种类的所有信号(不管是重叠的还是完全独立的)构成的特定子集。

本发明的断点单元使得能够仅根据存储器的大小来检测一个或多个任意大数量的定义条件，这些条件可以是单独使用的，也可以是几个组合在一起，成为一个更大的条件种类或条件的组合。另外，本发明取代了一个存储器芯片或多个存储器芯片能力有限的许多比较器芯片，使得每一个都具有大得多的能力。另外，如果需要，即使是在工作时也可以对存储器方便地进行重新编程。从较佳实施例的描述中还可以看到本发明的其他优点。

附图简述

图1是现有技术中采用比较器电路来产生断点信号的传统断点单元的方框图。

图2是图1所示电路具有一个比较器的传统结构的方框图。

图3是本发明系统较佳实施例的方框图，它包括随机存取存储器芯片10(用来产生断点信号)和数字信号处理器芯片60。

图4是本发明系统另一个较佳实施例的方框图，它包括多芯片RAM电路(在图3所示相同的变异形式中，可以原来取代图3中的RAM芯片10)和处理器19。

图5是图3所示系统的变异形式中原来取代图3中RAM芯片10的RAM芯片的方框图。

图6是多芯片RAM电路的方框图，用来取代图3所示系统的变异形式中图3中的RAM芯片10。

图7是本发明系统的另一个较佳实施例，它包括RAM芯片92-100、逻辑电路102和计时器(用来产生断点信号)，以及数字信号处理器芯片90。

较佳实施例的详细描述

尽管下面的描述中断点电源是用于数字信号处理器(DSP)监视的，但应当理解，本发明的断点电源也可以用于在其他电路中或来自其他电路包括(但不局限于)微控制器或逻辑分析器的数字信号。另外，尽管我们期望用本发明的断点电源监视的电路完全是数字的，但应当理解采用本发明也可以监视在(或来自)混合模-数电路中的数字信号。同时，也可以监视输入到电路中的信号。

在一种较佳实施例中，本发明是一个包括数字信号处理器(DSP)或发出有N个状态位或其他信号输出(这里，N是一个整数，并且每一位或输出信号表示DSP的一个节点或元件的状态或工作条件)的数字电路以及从DSP接收这N个位的存储器电路的系统。存储器电路(最好是一个随机存取存储器)包括一个M×1阵列的存储单元(每一单元存储决定DSP的断点信号值的数据)，和一个根据N个状态位读取任一选择的单元的装置。在每一状态信号是一个二进制信号的较佳实施例中，M＝2^N。状态位的作用为并且有时也称为是一个N位的“地址”信号(N位的地址信号表示DSP的工作条件)。在一些较佳实施方式中，存储器电路根据每一地址信号向DSP发出其一个存储单元中的内容，并且DSP根据具有第一值的每一这样一种断点信号，停止其一种操作。在其他一些实施例中，实施DSP由其他一些电路所取代，取代的电路向存储器电路发出状态位，并且包括处理断点信号的装置(这里断点信号是根据状态位由存储器电路产生的)。

本发明的其他一些实施例是可以由所述系统实施的断点信号发生方法。

在一些较佳实施例中，本发明的系统采用单个RAM芯片(包括一个M×1阵列的存储单元)，来发出一个断点信号，该断点信号的电平(例如，逻辑“1”或“0”电平)用于一组N个状态位的每一种组合，这里，N是一个较大的数(并且在一些较佳实施例中，M＝2^N)，并且每一状态位的值表示第一电路的一个节点或元件的状态或工作状况。在另一些较佳实施例中，本发明的系统采用数量较少的RAM芯片和简单的逻辑电路来发出一个具有更大集合的状态位的每一种组合的电平(例如逻辑“1”或“0”电平)的断点信号，这里，每一状态位的值表示电路的一个节点或元件的状态或工作状况。

在另一些较佳实施例中(如图3所示的较佳实施例)，本发明是一个包括数字信号处理器(例如图3中的DSP 20)和用来发出在预定条件下使DSP的操作停止的断点信号(例如图3中的二进制信号Ii)的单个的RAM芯片(例如图3中的RAM芯片30)。

图3中的DSP 20包括(或可以访问)一个程序存储器(图3中未图示)、从程序存储器获取指令并对其进行译码的(从而产生控制指令的执行的控制信号)的程序控制单元，以及根据来自PCU 21的控制信号对数据进行运算(例如算术计算〕的处理单元22。

DSP 20包括发出二进制状态位信号B₁到B_N(这里，N是一个大于1的数)的装置，该信号是由RAM 30监视的。每一状态位的值(由每一状态位信号决定的状态位)表示DSO 20的一个节点或元件的状态或状况，因此，信号B₁到B_N决定的N个状态位共同地表示DSP 20的工作状况。

为方便起见，在下文中(包括权利要求书中)，术语，电路的“表示状态的状态位”用来表示电路的“表示节点或元件的状态或状况的状态位”。应当将电路的“状态”理解成包括由电路输入或接收的信号、从电路输出的信号，包括数据信号，由电路用来访问程序或数据存储或用来与其他电路通信或控制其运行的尝试，握手信号和差错或其他标志的状态，以及，不仅是各个互联网寄存器的状态，而且还包括各种内部电路元件的工作模式。

如图3中所示的那样，DSP 20的PCU 21发出状态位B₁(B₁表示PCU 21的状态)，而处理单元22发出状态位信号B₂-B_N(B₂-B_N表示单元22的状态)。注意，在图3的变化实施例中，状态位信号B₁-B_N用来表示DSP 20的一些或全部节点或元件的各种各样的状态或条件。

状态位信号B₁-B_N中的每一个具有一个随时间而变的值。状态位信号B₁-B_N并行提供到RAM 30的地址译码器单元32，作为一个N-位的地址信号。RAM 30还包括存储单元阵列34。阵列34是一个由M个存储单元组成的M×1的阵列。一个二进制位可以存储在阵列34的每一个单元内。在任一时刻，位信号B-B决定一个N-位的二进制值(B₁决定其最大有效位，而B决定其最小有效位)，它与阵列34的一个单元的地址对应。任一时刻的信号B₁-B_N的N位二进制值还表示DSP20的工作条件(由产生信号B₁-B_N的DSP 20的N个节点或元件的状态或状况决定的工作条件)。译码器32根据信号B-B决定的每一N位二进制值选择阵列34的不同单元。RAM 30向(DSP 20的)PCU 21发出所选择的单元的内容(二进制信号I_i)，作为断点信号。PCU 21根据具有特定值的每一这样的断点信号停止DSP 20的运行(一些或全部的运行)。

在一个例子中，根据具有表示逻辑“1”的电平的二进制断点信号1₁，PCU21停止DSP 20的运行(一些或全部的运行)。本例中，只要地址信号B₁-B_N选择存储逻辑“1”位的阵列34的一个单元，断点信号I_i就停止DSP 20的运行。通常，阵列34中的许多单元存储表示逻辑“0”的数据，而阵列34中其余的单元存储表示逻辑“1”的数据。

图4是本发明的系统的另一个实施例，包括处理器40和多芯片RAM电路，它包含第一RAM芯片41(包括2^P×1阵列的存储单元)、第二RAM芯片42(包括2^Q×1阵列的存储单元)，并包括OR(或)门43，连接方式如图所示。图4所示的多芯片RAM电路也可以用来取代图3所示的RAM芯片30(或图7所示的RAM芯片92-100和逻辑电路)。图4中，处理器40最好是一个集成电路，它包括一个状态机(而不是图3所示DSP 20的程序存储器和程序控制单元)，用来根据来自内部装置(未示出)的指令，发出一个序列的内部控制信号。

为了简化图4所示电路的描述，我们考虑一种结构，这种结构中，P＝3(从而RAM41有8个存储单元)，并且Q＝4(从而RAM 42有16个存储单元)。该结构中，位信号B₁、B₂和B₃被并行地从处理器40发出作为地址信号加到第一RAM41，并且根据RAM 40，发出由每一这样的地址信号选择的单元的内容(二进制信号I_i)。与此类似，位信号B₁、B₂、B₄和B₅被并行地从处理器40发出作为地址信号加到第二RAM 42，并且根据RAM 42，发出由每一这样的地址信号选择的单元的内容(二进制信号J_j)。信号I_i和J_j被提供到OR门43的两个输入端。根据每一对信号I_i和J_j，门43发出断点信号K_ij。因为RAM 41的存储器阵列有8个单元(每一单元由一个3位地址信号的不同值选择)，而RAM 42有16个单元(每一单元由一个4位地址信号的不同值选择)，断点信号K_ij有一个由地址信号的位的128中可能组合中的一种组合决定的值，因此，断点信号K_ij的值表示处理器40的128中可能的工作状态中的一种状态。在一种其中的I_i和J_j是二进制信号的典型结构中，信号K_ij也是一个二进制信号。

在图4所示实施例的各种变异形式中，本发明的系统包括存储器电路(最好是RAM芯片)的各种组合，它们的输出被提供到逻辑电路。本发明的断点信号在逻辑电路的输出处发出，并且表示由从正被监视的电路(例如DSP)提供到存储器电路的地址信号所表示的工作状态的某些逻辑组合。另外，省去了逻辑电路，并且多个断点信号被直接从存储器电路当出加到DSP(或发出地址信号的其他电路)。本发明任何一个实施例中的每一个存储器电路可以包括一个1位宽的单元阵列(如上述RAM 30、41和42的结构)或二位或多位宽的单元阵列(如下面参照图5讨论的实施例)。

在本发明系统的另一个实施例中，图5所示的RAM芯片50取代了图3中的RAM芯片30(或图7中的一个或多个RAM芯片92-100)。RAM芯片50包括存储器单元阵列53(包含一个N×Z阵列的存储器单元，这里N和Z是大于1的整数)。一个二进制位可以存储在阵列53的每一单元中。RAM芯片50还包括X地址译码器(行选择)单元51和Y地址译码器(列选择)单元52。

DSP 20可以由RAM 50而不是RAM 30来监视，并且向RAM 50发出状态位信号B₁-B_N和C₁-C_Z。每一状态位信号有一个随时间而变的值。状态位信号B₁-B_N并行提供到RAM 50的X译码器单元51，作为一个N-位的地址信号，而状态位信号C₁-C_Z并行提供到Y译码器单元52，作为一个Z-位的地址信号。在任何时刻，位信号B₁-B_N决定一个N-位的二进制值(B₁决定其最大有效位，而B_N决定其最小有效位)，它与阵列53的单元的一行地址对应；而位信号C₁-C_Z决定一个Z-位的二进制值(C₁决定其最大有效位，而C_Z决定其最小有效位)，它与阵列53的单元的一列地址对应。在任何时刻，信号B₁-B_N的N-位二进制值还表示DSP 20的工作状态(由发出信号B₁-B_N的DSP 20的N个节点或元件的状态或状况决定的工作状况)；而在任何时刻，信号C₁-C_Z的Z-位二进制值表示DSP 20的另一个工作状况(由发出信号C₁-C_Z的DSP 20的Z个节点或元件的状态或状况决定的工作状况)。译码器单元51和52根据由信号B₁-B_N和C₁-C_Z决定的每一对二进制值，选择阵列53的另一个单元。RAM 50向DSP 20发出所选单元的内容(二进制信号K_1m)作为断点信号。DSP 20根据具有特定值的每一个这样的断点信号，停止DSP20的运行(某些或全部的运行)。断点信号K_1m具有由地址信号的位的M×Q种可能的组合之一所确定的值，这里M＝2^N，并且Q＝2^Z。所以断点信号K_1m的值表示DSP 20的M×Q个可能的工作状态中的一个状态。

采用单元阵列包含多个单元列(例如，单元阵列含有Z列，每一列包含N个单元)的存储器电路使得本发明的系统能够产生一个断点信号，该断点信号表示与采用仅包含一列(包含N个单元)这样的单元阵列的情况相比有更大的一组的状态位。高容量的RAM芯片有市售(成本低)。通常最好用成本最低的市售的的RAM芯片(可以由一个或多个RAM芯片组成)的组合来实施本发明的存储器电路，市售的RAM芯片包括足够数量的单元，用来存储要求数量的数据(例一个位)，该数据用于向存储器电路并行发出的可能的一组状态位信号(如一个或多个地址信号)。例如，如果N×Z个状态位信号是并行向存储器电路发出的，那么，如果一个芯片的结构与Z个芯片的结构相比实施起来成本较低，则通常存储器电路的实施最好用一个RAM芯片(具有Z列N个单元，或一列N×Z个单元)，而不是Z个RAM芯片(每一芯片有一列N个单元)。

在另一个实施例中，图6所示的多芯片RAM电路取代了图4所示的RAM电路41-43(或图7所示的一个或多个RAM芯片92-100)。图6的电路包括第一级RAM电路和第二级RAM电路：第一级由第一芯片60(包括8×1阵列的存储器单元)组成，而第二RAM芯片61(包括16×1阵列的存储器单元)组成；第二级由RAM芯片62(包括一个4×1阵列的存储器单元)组成。

在如图4所示的实施例中，位信号B₁、B₂和B₃是并行地从存储器40作为地址信号施加到RAM 60的，并且据此RAM 60输出每一这样的地址信号所选择的单元的内容(位信号I_i)。与此类似，位信号B₁、B₂、B₄和B₅是并行地从存储器40作施加为地址信号的施加到RAM 61的，并且据此RAM 61输出每一这样的地址信号所选择的单元的内容(位信号J_j)。信号I_i和I_j作为一个2位地址信号提供到RAM 62，并且据此RAM 62输出每一这样的地址信号所选择的单元的内容(二进制信号L_m，这里，m＝1，2，3或4)。由于RAM 60的存储器阵列有8个单元(每一个单元由一个3位的地址信号的不同值来选择)，而RAM 61的存储器阵列有16个单元(每一个单元由一个4位的地址信号的不同值选择)，所以，断点信号L_m有一个由来自处理器40的地址信号的位的128中可能的组合中一种组合所决定的值，因此，断点信号L_m的值表示处理器40的128中可能的工作状态中的一种工作状态。

图6所示二级实施例的变异形式可以从图6所示电路下面的一个或多个方面看出其不同点：可以包括附加的RAM电路级，每一级RAM电路可以包括任何要求数量的RAM电路，每一级中的每一个RAM电路可以包括要求数量的存储器单元。

图7是本发明断点系统的另一个实施例，它包括数字信号处理系统70。DSP系统70包括通过在地址总线80上传送的地址信号访问在指令总线82上来自程序存储器74的指令。处理器72通过在地址总线84和88上传送到各个存储器76和78的地址信号，还在数据总线86和90上访问来自数据存储器76和78的数据。断点单元包括RAM芯片92、94、96、98和100、逻辑电路102和用来产生断点信号的计数器104。断点信号是一个二进制信号(从计数器104输出)，它具有一个向DSP 90发出的“停止”值或“不停止”值。

RAM芯片92、94、96、98和100中的每一个具有一个存储器单元阵列，并且每一个芯片根据来自DSP 90的多位地址信号将一个数据值从其阵列中选出的单元输出到逻辑电路102。特别是，RAM芯片92、94、96、98和100监视总线81、85、87、89和91上来自内部总线80、84、86、88和90的相应的地址和数据信号。所以，由DSP系统70对程序和数据存储器74、76和78的访问是为预定条件而受监视的。通过从微处理器106写入数据，可以对每一RAM序列阵列的每一单元进行编程(编程和重新编程期间，微处理器106还向正被编程的每一RAM芯片提供合适的地址信号)。只要需要，微处理器106还可以用不同阵列的数据值对所有或选择的一些RAM芯片的存储器单元阵列进行重新编程。通常，一个二进制位被存储在每一存储器阵列的每一单元中。

从DSP系统70提供到RAM92-100的每一信号由多个信号位组成，每一位表示DSP系统70中的当前状态或状况。在任一时刻，信号位决定与一个RAM 92-100的单元阵列中一个单元的地址对应的多位二进制值。每一RAM中的译码器电路根据RAM输入处接收的信号位所决定的每一多位二进制值，选择RAM阵列中不同的一个单元，并且RAM将选择的单元的内容(通常是一个二进制位)输出到组合的逻辑电路102。电路102包括足够数量的与(AND)门和、或或(OR)门，以指示从RAM92-100输入到电路102的数据要求的逻辑组合的一个单个的二进制位K_m。二进制位K_m的特定电平(表示逻辑“1”或“0”的电平)触发计数器104。

根据被触发的某一预定次数，计数器(或者在触发信号的发出以后预定时间内产生信号的其他装置)104发出一个断点信号(最好该预定时间可以通过从微处理器106到计数器104的合适的控制信号的输出来控制)。DSP系统70根据具有“停止”值的每一这样的断点信号停止一些或全部的工作。在一个例子中，根据在具有表示逻辑“1”电平的计数器104的输出处输出的二进制断点信号，系统70停止一些或全部其工作。

在本发明的另一个实施例中，DSP 20或70由输出受基于存储器的断点单元监视的信号位的一些其他的处理电路或系统所取代，它包括根据状态位处理存储器电路产生的断点信号的装置。一例这样的处理电路或系统是一个包括根据来自外部装置的指令而发出内部一系列控制信号的状态机(而不是上述DSP中的程序存储器或程序控制单元)的集成电路。

由参照图3-7描述的系统(变异形式)的方法也包括在本发明的范围内。在一种较佳实施例中，本发明的方法包括下述步骤：

(a)发出N个状态位(这里，N是一个大于1的正整数)，并且每一状态位指示了对于包括一个存储器单元阵列的一个存储电路的第一电路的状态(表示第一电路的一个节点或元件的状态或工作条件)；

(b)根据N个状态位的至少一个子集，从选择的一个单元中读取用于确定断点信号的值的第一数据。

另外，本方法也可以包括下述步骤：

(c)根据N个状态位的第二个子集，从另一个单元中读取用于确定断点信号的值的第二数据；以及

(d)在逻辑电路中处理第一数据和第二数据，以产生具有所述值的断点信号。

另外，步骤(b)中产生的第一数据是具有所述值的断点信号。

在另一类实施例中，步骤(b)是通过向第一级存储器电路中的存储器电路输出所述N个状态位的子集作为地址位来执行的，并且所述方法还包括下述步骤：

(c)根据向第一级存储器电路中的第二存储器电路输出第二子集的N个状态位，从另一个单元中读取确定断点信号值的第二数据；以及

(d)向第二级存储器电路中的第三存储器电路输出第一数据和第二数据作为地址位，并据此从第三存储器电路中读取具有所述值的断点信号。

本方法最好还包括下述步骤：(e)向第一电路发出断点信号，以及(f)根据断点信号的第一值停止第一电路的工作。

权利要求书按照条约第19条的修改基于条约第19条的声明

独立权利要求1和8经过修改，使之区别于美国专利4,675,646-A(Lauer)。尤其是，这些经修改的权利要求揭示了如国际专利申请的图6中所示的二级存储器电路。第一级具有可由各自的状态位子集寻址的至少第一和第二存储器，以输出第一和第二数据，并且第二级还有一个由从第一级存储器输出的数据寻址的另一个存储器。从第二级输出的数据表示出现了一个或多个断点条件。与修改的权利要求的主题不同的是，Lauer的断点电路采用一个简单的与逻辑门(或者一个或门)，来将存储器输出的数据组合起来。这导致由Lauer识别的虚假断点(如该专利第4列、第3-18行中讨论的那样)。Lauer是通过在将一个要求的断点编码表与达到的实际地址比较的处理器中用微代码(microcode)来处理这一潜在的问题的。如果所找到的地址是来自虚假断点的，那么就恢复执行程序。否则，为了进行诊断和故障排除，采用正常的断点中断。正如在修改后的权利要求书中所指出的那样，本申请人采用第二级存储器，完全避免了虚假断点，使得可以在一个时钟循环中检测断点条件。

新的权利要求2、12和21中具有一个计数器，这如7中所示，它仅在已经出现了预定数目的断点条件以后产生一个断点信号。

权利要求书

1.一种为控制第一电路的运行而产生断点信号的方法，其特征在于，所述方法包括下述步骤：

(a)从第一电路至少输出两个状态到存储器电路，这里，每一状态位指示了第一电路的状态，并且所述存储器电路包括具有至少第一存储器和第二存储器的第一级，所述第一和第二存储器具有可以由第一和第二状态位子集寻址的各自的第一和第二存储器单元的阵列，所述状态位的子集被输出为所述第一和第二存储器的地址位；

(b)根据作为所述第一存储器的地址位发出的状态位的第一子集，从选择的所述存储器单元的第一阵列的一个单元读取确定一个断点信号的值的第一数据；

(c)根据作为所述第二存储器的地址位发出的状态位的第二子集，从存储器单元的第二阵列的选择出来的一个单元中读取决定所述断点信号的值的第二数据；

(d)向第二级存储器电路的第三存储器发出第一数据和第二数据作为地址位，并根据所述发出的第一和第二数据，从所述第三存储器中包括的存储器单元的第三阵列的一个选择的单元中读取第三数据；以及

(e)对所述第三数据进行处理，以产生具有所述值的断点信号。

2.如权利要求1所述的方法，其特征在于，所述步骤(e)包含：

向一计数器发出第三数据，只要所述第三数据具有与来自所述第一电路的所述状态位的断点条件对应的值，所述计数器即递增，

重复步骤(a)-(d)，以及

如由向所述计数器发出的所述第三数据所确定的那样，在已经出现了预定个数的断点条件以后，产生一断点信号。

3.(删除)

4.(删除)

5.如权利要求1所述的方法，其特征在于，所述第三数据指示了一个二进制值，并且所述步骤(e)包含向所述第一电路发出第三数据作为所述断点信号，这里，所述断点信号的值是所述二进制值。

6.如权利要求1所述的方法，其特征在于，所述第一电路是一个数字信号处理器，并且所述方法还包括下述步骤：

(f)向数字信号处理器发出具有所述值的所述断点信号；以及

(g)根据所述断点信号停止所述数字信号处理器的运行。

7.如权利要求1所述的方法，其特征在于，所述第一、第二和第三存储器是随机存取存储器电路，并且所述方法还包括下述步骤：

在步骤(a)前，用所要求的数据值对第一、第二和第三阵列进行编程，并且包括了所述第一、第二和第三数据作为所述要求的数据值。

8.一种系统，它包括：

第一电路，包括处理装置，和发出指示所述第一电路的状态的至少两个状态位的装置；以及

存储器装置，它与所述第一电路相连，用来接收所述状态位，并产生具有由所述状态位确定的值的断点信号，所述存储器装置包括第一级的存储器电路和第二级的存储器电路，所述第一级存储器电路包括具有存储器单元的第一阵列的第一存储器和根据所述状态位的至少一个子集、从所述第一阵列中选择出来的一个单元中读取第一数据的第一装置，所述第一级存储器电路还包括具有存储器单元的第二阵列的第二存储器和根据所述状态位的至少一个子集从所述第二阵列的选择的一个单元中读取第二数据的第二装置，所述第二级存储器电路与所述第一级相连用来从它们那里接收第一和第二数据，所述第二级包括具有存储器单元的第三阵列的第三存储器和根据所述第一和第二数据从所述第三阵列的选择的一个单元中读取第三数据的第三装置，所述第二级还具有对所述第三数据进行处理以产生具有所述值的所述断点信号的装置。

9.如权利要求8所述的系统，其特征在于，所述存储器装置的第一、第二和第三存储器均为以集成电路实现的随机存取存储器，所述第三数据是所述断点信号，所述第三数据表示一个二进制值，所述断点信号的值是所述二进制值，并且所述第二级存储器装置的处理装置向所述第一电路发出具有所述值的所述断点信号。

10.如权利要求8所述的系统，其特征在于，每一所述状态位是一个二进制位，所述存储器装置的第一、第二和第三存储器是以集成电路实现的随机存取存储器，所述用来读取的第一和第二装置接收状态位，并将所述状态位作为与第一和第二存储器的第一和第二阵列的单元中选择的单元对应的地址位，所述用来读取的第三装置接收状态位，并将所述状态位作为与所述第三存储器的第三阵列的单元中选择的单元对应的地址位，并且所述第一、第二和第三存储器是宽度仅为一个位的存储器，每一所述存储器提供一个一位的输出，分别作为所述第一、第二和第三数据。

11.如权利要求8所述的系统，其特征在于，每一所述状态位是一个二进制位，所述存储器装置的第一、第二和第三存储器都是以集成电路实现的随机存取存储器，并且所述存储器装置的至少一个所述存储器是一个宽度为多位的存储器，所述宽度为多位的存储器提供定义了通过所述状态位而正被监视的多个不同种类的条件的多位输出。

12.如权利要求8所述的系统，其特征在于，它还包含与所述存储器装置的所述第三存储器相连并用来接收所述第三数据的计数器，所述计数器根据与来自所述第一电路的所述状态位的断点条件对应的所述第三数据而递增，如由递增到所述预定数目的计数器所决定的那样，所述计数器具有在出现了预定数目的断点条件以后提供断点信号的输出。

13.(删除)

14.(删除)

15.(删除)

16.(删除)

17.如权利要求8所述的系统，其特征在于，所述第一电路是一个数字信号处理器，所述存储器装置包括向所述数字信号处理器发出具有所述值的断点信号的装置，并且所述数字信号处理器包括根据具有所述值的所述断点信号停止所述处理装置的运行的装置。

18.如权利要求8所述的系统，其特征在于，所述第一电路是一个微控制器。

19.如权利要求8所述的系统，其特征在于，所述第一电路是一个逻辑分析器。

20.如权利要求8所述的系统，其特征在于，所述第一、第二和第三存储器是随机存取存储器，并且所述系统还包括：

用所述要求的数据值对所述第一、第二和第三存储器的单元进行编程的装置，其中，包括了所述第一、第二和第三数据作为所述要求的数据值。

21.一种系统，它包括：

第一电路，包括处理装置和发出表示所述第一电路的至少两个状态位的装置；

与所述第一电路相连的存储器装置，用来接收所述状态位，以及产生输出数据，所述输出数据具有指示出现所述第一电路的断点条件的值，所述存储器装置包括至少一个由所述状态位寻址的存储器单元阵列，用来读取所述存储器单元中存储的所述数据；以及

与所述存储器装置相连、用来从所述存储器装置接收所述输出数据的计数器，所述计数器根据与一断点条件相应的输出数据递增，如由所述数据使计数器递增到所述预定数目所决定的那样，所述计数器具有在出现了预定数目的断点条件以后提供断点信号的输出，所述计数器提供一个断点信号输出。