防止无效数据输出的时钟同步半导体存贮装置

摘要

对于向外部输出数据的输出缓存器电路(910b),使门电路以比该输出缓存电路激活更快的时序、与内部时钟信号同步地导通,进行内部数据(DD)的传送。以比输出缓存电路失活更快的时序停止内部时钟信号的产生,将门电路(910a)设定为锁存状态。这样,防止了无效数据的输出。