电子交换机中的时分多路通信高速切换控制系统和控制方法

摘要

一种多处理器型电子交换机系统中用T－S－T三级切换来控制时分多路通讯高速切换的高速通路切换控制系统,包括多组用时分切换方法的第一开关(11—1n),用高速通路切换方法的第二开关(21—2n),用时分切换方法的第三开关(31—3n)和用于控制各开关的处理器(41—4n),用两个联接在一起的处理器(41—4n)共同获取互联开关上的闲时时隙信息并决定联接中所用的时隙,从而控制所需开关的联接。

说明书

本发明是涉及在电子交换系统中的时分开关的控制方法和控制系统，尤其是涉及在多处理器型电子交换系统中的T-S-T三级切换的时分多路通信高速切换控制系统和控制方法。

通常，为了分散负荷，常规的方法是采用多处理器型的电子交换机中的各个处理器来处理多个预定数量的寄存终端。而当采用这种多处理器型电子交换机而又需要大量切换时，则采用具有T-S-T三级切换的时分切换的方法，即用多个分散提供的相应处理器来分别控制多个分散提供的第一T级和第三T级，而用单个处理器来控制第二S级。

这种电子交换机系统是由日本专利公开号昭和61-58397“时分通讯控制装置”所公开。并在该文献的图10中公开了常规的时分切换结构。

参阅图10，常规的T-S-T三级时分切换系统包括第一开关11、12到1n，第二开关21、22到2n，第三开关31、32到3n，处理器41、42到4n用以控制第一和第三开关，一个处理器40用以控制第二开关21、22到2n，一条处理器间总线60用以互相联接处理器40、41、42到4n，输出通路71、72到7n用于分别联接第一开关11、12到1n和第二开关21、22到2n，输出通路81、82到8n用于分别联接第二开关21、22到2n与第三开关31、32到3n，以及一个存储器90用以存储各个第二开关21、22到2n的闲时时隙信息，以便由处理器40以此对第二开关21、22到2n进行控制。

为了实现由处理器42控制下的终端102切换到由处理器41控制下的终端101，必须从终端102通过第一开关12，第二开关21和第三开关31到达终端101联接成一个通路。为了使第二开关能换接各输出通路又必须使第一开关输出侧的时隙和第三开关输入侧的时隙相重合。

于是在该联接输入侧上的处理器42要求处理器40将闲时时隙通过处理器间的总线60联接到第三开关31寄存终端101上。处理器40将用于联接的第一开关12的输出通路72的闲时时隙和第二开关21的输出通路81的闲时时隙进行比较，并且选择都是“零”的时隙实现相应通路的联接。处理器40通知处理器42所选时隙数“m”。处理器42将终端101中的时隙和在第一开关12中“m”数的时隙互相联接在一起。处理器42要求处理器41将时隙“m”通过处理器之间的总线60联接到终端101上。处理器41将终端102中的时隙和在第三开关31中的时隙“m”互相联接在一起。其结果即完成了终端101与终端102的联接。

然而在上述常规的高速通路开关切换控制方法中，只有一单一处理器控制高速通路。因此，一旦该处理器出现故障，即使在处理器控制T级时不出故障，也会使整个系统停止切换运作。

上述出版物中虽然已公开了一种包含有多个分散提供时分开关的、结构繁杂的电子交换机系统，从而当有故障出现在控制部分时也能消除全电子交换系统由此而发生的瘫焕。但是由于电子交换机中的累赘结构增加，所以该发明并不适用于诸如T-S-T式结构的大型电子交换系统。

为了解决上述问题，本发明的一个目的是要提供一种适用于分散控制的极为可靠的高速通路切换控制系统和控制方法，而在T-S-T三级时分切换系统中不采用普通的控制部分。

本发明的另一个目的是在上述目的之外，再提供一种高速通路控制系统和控制方法以适用于如T-S-T结构的大型切换系统但又不需累赘的电路结构。

根据本发明的一个方面，一种多处理器型电子交换系统中用T-S-T三级切换来控制时分多路通信高速切换的高速通路控制系统包括：

多组时分切换方法的第一开关、高速通路切换方法的第二开关、时分切换方法的第三开关，和用于控制各开关的控制装置；

用于互联各组控制装置的互联装置；

用于将各组中的第一开关联接到各组中第二开关上去的第一输出高速通路；

用于将各组中的第二开关分别联到第三开关的第二输出高速通路。

两个控制装置用于通过互联装置共同联接以获取闲时时隙上的信息，并决定用于联接的时隙，从而控制所需开关之间的联接。

在优选结构中，高速通路控制系统中还包括：专用于将控制装置联接到各组中第二开关中去的联接装置。

在优选结构中，各组还包括：用于在各开关中存储用时时隙信息的存储装置和用于参考存储在存储装置中信息以决定联接用时隙的控制装置。

在另一优选装置中，各组还包括：用于在多开关中存储闲时时隙信息的存储装置，和控制装置，该装置用于将存储在存储装置自身中的信息和存储在与之相联接的存储装置中的信息进行比较，从而来检测闲时时隙是否重合，以便以此限定用于联接的时隙。

根据本发明的另一方面是：一种利用控制装置时分多路通信高速切换控制的高速切换控制方法，其中的控制装置分别是采用时分切换方法的第一开关、采用高速切换方法的第二开关和采用时分切换方法的第三开关，从而形成多处理器型电子交换机系统中的T-S-T三级开关，该方法包括：

当将第一开关联接到第三开关时，检验第一开关和第三开关的闲时时隙，以便决定本次联接所采用的时隙的步骤；

在已经决定了联接所用的时隙的时刻，将相应于第三开关的第一开关和第二开关之间的输出高速通路，与第二开关和相应的第三开关之间的输出高速通路联接起来的步骤。

在优选的结构中，时隙决定步骤还包括：将第一开关的闲时时隙信息传送给控制第三开关的控制装置的步骤；和当接收到第一开关的闲时时隙信息后，将所接收到信息和第三开关的闲时时隙信息进行比较，并将重合的闲时时隙作为联接所用的时隙的步骤；以及将所决定的联接用时隙通知控制第一开关的控制装置的步骤。

本发明的其他目的、特点和优点可由下述的详细说明中得以阐明。

本发明将通过下述的详细说明和本发明的优选实施例的附图而得到充分的理解，当然，这仅仅是为了阐明和理解而已，但本发明决不能受此所限。

附图为：

图1是表明根据本发明一个实施例的高速通路切换控制系统结构的方框图；

图2是表明时分切换的结构的方框图；

图3是表明时分切换操作的时序流程图；

图4是表明空分切换结构的方框图；

图5是表明空分切换操作下的时序流程图；

图6是用于描述闲时时隙信息的示意图；

图7是用于描述一具体闲时时隙信息的实施例的示意图；

图8是用于描述另一具体闲时时隙信息实施例的示意图；

图9是用于描述将图7和图8中的闲时时隙信息进行比较结果的示意图；

图10是表明常规高速通道切换控制系统结构的方框图。

本发明的优选实施例将在下面结合附图予以详细讨论。在下列描述中，数字标号仅仅是为了理解本发明而予以设置的。显然本领域技术人员应该明白，即使没有这些标号，本发明仍得以实施。此外，为了简化本发明的讨论，凡公知电路结构不予详细阐明。

图1是表明根据本发明的一个实施例的高速通路切换控制系统结构的电路方框图，参考图1，根据实施例的T-S-T三级时分切换系统包括：第一开关11、12到1n；第二开关21、22到2n，第三开关31、32到3n；处理器41，42到4n，其提供给各个开关用于控制各个相应的开关；一条联接各处理器41、42到4n之间的总线60，输出高速通路71、72到7n，用于将多个第一开关11、12到1n联接到所有的第二开关21、22到2n；输出高速通路81、82到8n，用于将多个第二开关21、22到2n联接到相应的第三开关31、32到3n，和存储器91、92到9n，可受制于处理器41、42到4n而控制开关。图1仅表明了本实施例的特征部件结构，其他常见部件已予省略。

在该实施例中，各处理器41、42到4n通过I／O总线51、52到5n联到相应的第二开关21、22到2n上。存储器91、92到9n则将各对第一开关11，12到1n和相应的第三开关31，32到3n中的闲时时隙信息存储起来。处理器41、42到4n中的两个处理器是与切换联接有关的(例如，处理器41，42)以通过将存储在相应存储器91和92中的闲时时隙信息作比较而决定用于联接的时隙，从而完成联接到某个用于联接的第二开关的控制。在图1中，虽然对存储器91，92到9n和处理器41，42到4n进行了独立的描述，但是处理器41、42到4n可以将各存储器用作内部存储器。

每个处理器41，42到4n是受计算机程序所控制，以便完成上述的联接控制和操作控制。计算机程序是存储在常用的存储介质上，例如，磁盘、光盘、半导体存储器或类似物上，并放入存储器91、92到9n中或别的未予表明的存储器中，用以控制每个处理器41、42到4n。

第一开关11、12到1n和第三开关31、32到3n是时分开关。其结构和运作可以用实例加以描述，比如，第一开关11、12到1n和第三开关31、32到3n都是2048多通道时分开关。

图2是表示了用于第一开关11，12到1n和用于第三开关31，32到3n中的时分开关的方框图，表示在图2中的时分开关包括：一个讯道存储器200、一控制存储器201、一延时电路202，和选择电路203和204。

讯道存储器200是一个在其中可以将用于实现时分切换的PCM信号作暂时存储的存储器，而其输入数据211和输出数据212是时分的，而且又是将信号分成多路的。当时分切换是用作第一开关时，输入数据211是作为时分多路输入从终端上接收出来，而输出数据212则供给与第二开关相联接的高速通路输出线上。当时分切换是用作第三开关时，输入数据211是从第二开关输出的高速通路上接收下来，而输出数据212则按时分多路输出方式供给到终端上去。讯道存储器200的地址输入则与选择电路203相联接。

选择电路203则根据来自延时产生电路202中提供的切换信号208，切换来自延时产生电路202中送来的时隙数据信号209和控制存储器201中输出数据210，将其中的一个送给讯道存储器200作为地址输入。

控制存储器201接收从控制时分开关处理器中传输来的内部时隙数信息205。控制存储器201的地址输入则是与选择电路204相联接。

选择电路204则根据来自延时产生电路202提供的切换信号208，对来自控制时分切换处理器的外部时隙信息207和来自延时产生电路202的时隙数信息209进行选择切换，并将其中的一个送到控制存储器201作为地址输入。

延时产生电路202是一种计算器，重复产生由“0”到“2047”连续增加的时隙数信息209。

参考图3所示的时序流程，可以描述出时分切换的运作情况。切换信号208是一个按时隙数信息209中每一个数值的输出周期的每半周由“0”到“1”进行变化的信号。在切换信号208为“0”时，选择电路203输出一个时隙数信息209给讯道存储器200作为它的地址讯号，于是，选择电路204，则提供一个外部时隙数信息207给控制存储器201作为它地址信号。

相应于时隙数信息209中所示的每个时隙的PCM信号是附加在讯道存储器200的输入数据211上，且PCM信号是被连续写入讯道存储器200的相应于时隙数的地址中。

同时，控制时分切换处理器设定内部时隙数信息205和与联接有关的外部时隙数信息207，而且用写入信号206将此写入控制存储器201中，其结果是，内部时隙数写入控制存储器201的与外部时隙数相应的地址中去。

在切换信号208处在“1”时，选择电路203将控制存储器201的输出提供给讯道存储器200作为其地址信号；选择电路204将时隙数信息209提供给控制存储器201作为其地址信号。于是，存储在控制存储器201的相应地址中的内部时隙数信息即被从中读出，并提供给讯道存储器200作为它的地址信号，并在外部时隙时，最终将内部时隙的PCM数据读出。

上述的即是时分切换的运作情况，虽然上述的描述是以2048道多路通道作为时分切换的一个实例，但不容置疑，即使是任何数的多路通道也同样可以完成时分切换的运作。

第二开关21、22到2n时分多路型中的空分切换，其电路结构和空分切换的运作现描述如下。

图4是用在第二开关21、22到2n中的空分切换的电路结构的方框图。在图4的空分开关中包括一选择电路300、一控制存储器301、一延时产生电路302和一选择电路303。

选择电路300是一个用于完成空分切换的选择电路，它将由n数输入高速通路中接收到的信号311到31n提供给输出高速通路320上去。选择电路300将所接收的控制存储器301的输出数据作为其选择信号。

控制存储器301接收由控制空分切换处理器送来的输入高速通路数信息304，而控制存储器301的地址输入则联接到选择电路203上。

选择电路303，根据来自延时产生电路302的切换信号307，选择切换来自控制空分切换处理器的联接时隙数信息306，和来自延时产生电路302的时隙数信息308，将其中的一个信息送给控制存储器301的地址输入中去。

延时产生电路302是一种计数器，和图2中的延时产生电路202相类似，重复产生连续增加的由“0”到“2047”的时隙数信息209。

现在参考图5所示的时序流程，对空分切换的运作描述如下，在切换信号307为“0”时，选择电路303将联接时隙数信息306送到控制存储器301中作为其地址信号，以便将联接内部高速通路数信息304写入其中，在切换信号307为“1”时，选择电路303将时隙数信息308供给控制存储器301作为其地址信号，于是，存储在控制存储器301中的相应于时隙数的地址中的内部高速通路信息，即从中读出到选择电路300中去。

在上述运作中，输入高速通路的PCM信号即在相应于相关时隙时，即从输入高速通路311到31n上被送到输出高速通路320上，上述的运作即为高速通路切换运作。

总线60是被用作处理器41、42到4n之间信息传输母线。它可由多种常规的装置来进行联接，虽然，这可以用常规的如Eiher Net，Token Ring等LAN来联接，但任何可以在各个处理器之间作数据交流的装置都可被采用。

相应于处理器41、42到4n的存储器91、92到9n将对应于第一开关11、12到1n和第三开关31、32到3n的闲时时隙信息存储起来。图6表示了时隙信息的一个实例。在该实例中，如果空载时，每一位上都是个数“0”，且一旦占位(即被接入另一开关时)，即变成“1”，则因时分切换是2048个通道，所以有256个数被存入，在此实例中，虽然是空位时为“0”，占位时为“1”，但可作相反设定。

就按这个实例，对实施例具体运作即从处理器42控制下的终端102如何切换到处理器41控制下的终端101的情况描述如下。在这种联接中必须建立起一条由终端102经过第一开关12、第二开关21和第三开关31到达终端101的通路，为了使第二开关转到高速通路上，就必须使第一开关输出侧的时隙和第三开关输入侧的时隙重合。

该联接输入侧的处理器42通过总线60将它自己控制下的第一开关12的闲时时隙信息112(参见图7)通知给处理器41。处理器41将所收到的闲时时隙信息112和在它自己控制下的第三开关的闲时时隙信息131(见图8)进行比较。

为了在对时隙信息112和时隙信息131之间的比较中找到都为空的时隙，算出一位上两个的“或”逻辑，并选出两者的值均为“0”的每一个时隙“m”。时隙信息112中和时隙信息131中的“或”逻辑的结果即表示在图9中。每一位上的“或”逻辑亦可由处理器的“或”逻辑指示来完成，或者它亦可由提供另一可获取“或”逻辑的硬件来完成，在本实施例中，数字“0”是用以表示时隙为空状态。然而，不用多说，当用数字“1”来表示时隙为空的状态时，则时隙信息112和时隙信息131都将不是“或”逻辑而是“与”逻辑。

处理器41将通过对时隙信息112和时隙信息131经由总线60进行比较后所选出的每个空状态的时隙“m”的结果通知给处理器42。在第三开关31中，终端102中的时隙被联接到时隙“m”中而每个存储器91中时隙信息131的相应位都没定为“1”。

处理器42在接到处理器41送来的通知后，将终端101的时隙联接到第一开关12中的时隙“m”上，并将每个在存储器92中的时隙信息112中的相应位都设定为“1”。

然后，处理器41通过I／O母线51控制第二开关21并将第一开关12的输出高速通路72联接到第二开关21的输出高速通路81上。由此而完成从终端101到终端102的联接。

如上所述，根据本发明的高速通路切换控制系统和控制方法，由于在T-S-T三级时分切换系统中处理器被同时提供给第一开关和第三开关，从而可以控制各自的开关，而且处理器还具有控制第二开关的功能，所以就不再需要用任何一个用于统一控制第二开关的处理器，而即可控制T-S-T三级时分切换。因此，即使有一个控制第二开关的处理器产生故障，仍可避免整个系统退出切换运行，从而实现了适用于分散控制运作的极为可靠的高速通路切换控制。

本发明还取消了统一控制的结构，从而简化了电路，所以特别适用于例如了S-T结构这类大规模的切换系统中。

虽然本发明已经通过实施例被阐明和描述了，但本领域技术人员应该理解可以进行多种变化，或增加、或减小，而并不因此背离本发明的精神和范畴。因此本发明决不仅仅受上述特殊实施例的限制，而还能包括所有多种可能的与所附权利要求书所述特征等同和包容的范围中的各个实施例。