使频率与相位锁定环(FPLL)在所需相位锁定的电路

摘要

一种二相位稳定FPLL,包括一个锁定开关(其响应一频率锁定状态操作),其强制到第三乘法器输入端的一预定电压上,以保证该环路锁定在一产生解调信号的所需极性的相位上。一频率锁定指示器操作所述锁定开关以强制到第三乘法器输入端的所述预定电压上,而与该环路的实际锁定相位无关。如果该锁定相位是错的,电压反相使VCO在相位上错过180°且该环路锁定在其另一双稳态上。

说明书

一般地说，本发明涉及频率与相位锁相环(以下称作FPLL)，确切地说，涉及一种用于控制FPLL的锁定相位的方法及装置。

FPLL不同于普通的锁相环，其具有频率锁定与相位锁定两种操作，这给予其相对宽的牵引范围和良好的窄带相位锁定的优点，而无需牺牲速度。美国专利4,072,909公开了FPLL的例子。美国专利4,091,410公开了在电视接收机中使用FPLL用于视频检测的例子。上述两项专利已由本申请的受让人所拥有，在此一并作为参考。

正如上述两项专利所述，该FPLL为二相位稳定。于是该环路将锁定在被置换180°的两个稳定状态之一。如由上述专利4,091,410所示例的，现有技术从FPLL中的限制器的输出中导出一信息信号以指示该FPLL的特定锁定相位。该信息信号被用于根据需要改变解调的视频信号的相位。

在上述申请号为645,175的尚未批准申请中，对导频信号进行处理以导出指示FPLL的锁定相位的信息信号。如果该信息信号指示该锁定相位被倒换，即I通道数据信号具有与所需极性相反的极性，则提供到I和Q乘法器的IF信号被倒相。这导致了I通道数据信号(以及Q通道输出信号)的几乎同时反相。因为环路滤波器不能足以迅速地对I和Q信号中同时的极性变化做出响应，所以该FPLL的锁定相位并不受到影响，因而，施加到该环路滤波器的差错信号的极性维持不变。

在上述申请号为D6755C的尚未批准申请中，使用连续的数据段同步信号以确定FPLL的锁定极性和用于导出极性信号。根据该极性信号做出的判定，如果数字化的I通道数据信号具有错误的极性，则该极性信号使其反相，且其被反馈到FPLL限制器的输入端以使第三乘法器的极性稳定。这里，FPLL的锁定相位仍不被改变。

本发明涉及一种强制FPLL的锁定相位和使其稳定以响应锁定指示信号的方法和装置。

本发明的一个主要目的是提供一种用于确保二相位稳定FPLL的预选锁定极性的新颖方法和装置。

本发明的另一个目的是提供一种操作二相位稳定FPLL的改进方法。

本发明的再一个目的是提供一种改进的二相位稳定FPLL。

在结合附图阅读了以下描述后，本发明的这些和其他目的将变得更清楚，在附图中：

图1是现有技术的FPLL电路的简化框图；

图2是根据本发明构造的FPLL的简化框图；

图3是图2的FPLL的改进。

参考图1的现有技术的FPLL，调谐器/IF源10提供一个已调信号到第一(I通道)乘法器12的输入端和到第二(Q通道)乘法器14的输入端。压控振荡器(VCO)16提供解调信号到乘法器12的另输入端和到一90°相移电路18，该90°相移电路18提供一个90°相位置换信号到第二乘法器14的另一个输入端。第一乘法器12的输出端被耦合到一个低通滤波器(LPF)20。

该LPF20的输出施加到自动频率控制(AFC)低通滤波器电路24，并依次施加到一个限制器26。该限制器26将其输出施加到第三乘法器28的输入端。第三乘法器28的另一输入端的输入来自LPF22，第二乘法器14的输出被施加到LPF22。第三乘法器28的输出端耦合到一个自动相位控制(APC)环路滤波器30，该自动相位控制(APC)环路滤波器30产生一个用于VCO16的控制信号。LPF20的I通道输出还施加的一个I通道数据处理器32。

在电视的情况中，上述电路包括一个通常的FPLL装置，它接收已调视频信号输入和导出解调的视频信号输出。本领域的技术人员将明白，所述已调信号并不限于视频或电视信号，而可以是任何信息信号。该PFLL电路起着上述专利中所描述的作用。

本发明的装置在图2中示出，除了添加了一个锁定指示器40和一个锁定开关装置34外，其与图1的FPLL相同。人们将会明白，为了简化，该锁定开关装置34以一个简单的机械装置示出，实际的实施是电子的。锁定指示器40可以采取任何的现有技术形式，诸如在上述专利中的信息信号。而且，该锁定指示器40可按虚线连接指示的被耦合到限制器26的输出端，因为该限制器输出信号指示FPLL的锁定相位。为了更有效地操作，在这种连接中，锁定指示器40可以通过一个分离电路装置(未示出)耦合到LPF20的输出端，所述分离电路装置包括另一LPF和另一限制器。其优点在于该分离电路装置可能特别适合于将被解调信号的特征，例如适合于导频。在任何情况下，锁定开关34都可操作以响应锁定指示器40，用于当一频率锁定(或非常接近频率锁定)已由该FPLL的频率锁定部分获得时，把在其A输入端的信号耦合到第三乘法器28。锁定开关34的A输入端被连接到一个+1的固定电势，将会明白，其对应着实现该FPLL的所需锁定相位必需的信号的极性，以便导出想要的I通道信号极性。

在标准FPLL操作中，第三乘法器28改变在FPLL的PLL部分(VCO16、相移器18、第二乘法器14、LPF22、第三乘法器28和APC环路滤波器30)中该差错信号的极性。当其来自限制器26的输入(经锁定开关34的端子B)为负时，第三乘法器28使用于相位锁定VCO的差错信号反相。当该输入为正时，不发生倒相。正是该差错信号的极性或相位确定了该二相位稳定FPLL将锁定到两个稳定状态的哪一个。当获得锁定或接近锁定时，将不再需要FPLL的频率锁定部分，因为IF信号载波是处在该FPLL的PLL部分的带宽内。此时，该限制器正向第三乘法器28提供一个具有确定DC电压(具有来自AFC滤波数据信号的最小影响)的信号。此时，该FPLL基本上是作为一个单一的PLL工作。

在本发明的FPLL中，在锁定或接近锁定的情况期间，使锁定开关34工作，将其输入从B端子的限制器输出电压变到A端子的固定电压。这迫使目前工作的PLL变到一预定的锁定相位状态。如果该预定的锁定相位状态与该FPLL的当前锁定状态相同，则该环路维持锁定。如果该预定的锁定相位状态与该FPLL的当前锁定状态不同，该环路将错过半个周期并重新锁定在所需相位上。如果环路接近锁定状态，若锁定开关34调到A端子的固定DC电压，环路将在预定相位状态下锁定。应该注意，当锁定开关34是处在其A端子位置时，来自AFC滤波的和受限的数据信号的任何干扰都被阻止进入该电路的FPLL部分，该FPLL工作得到稳定。

在操作中，当FPLL被锁定时，被接收信号中的导频从限制器26中导出一个+1或-1输出。该FPLL的锁定相位由来自限制器26的输出的极性确定，对于将被获得的I通道数据的所需极性，假设该输出是+1。在锁定之前，限制器26的输出经锁定开关34提供一个相关拍音方波(beat note-related square wave)给第三乘法器28。如果使用虚线连接，施加到频率锁定指示器40的信号也是方波。频率锁定指示器40不对该方波进行响应，因而不操作锁定开关34，这使得正常的频率锁定经限制器26发生。当频率锁定发生时，限制器26的输出变为+1或者-1，在这两种情况下，频率锁定指示器40检测这种情况并操作锁定开关34，把固定+1电压连接到第三乘法器28的输入端，于是迫使该FPLL相位锁定在预定的相位，以产生所需的I通道信号极性。如果限制器26的输出是+1处在频率锁定，由于锁定开关34的操作，信号极性不发生变化，环路保持锁定在所需相位。然而，如果限制器26的输出是-1，锁定开关34的操作把一个+1施加到第三乘法器28上，使得VCO16″错过周期”并改变其相位180°。该环路立即稳定在其双稳态的另一状态上(为所需的锁定相位)。如果因为任何原因频率锁定被打破，则频率锁定指示器40释放开关34，并重新开始频率捕获过程。

图3实施例把本发明应用到上述申请号为D6944的尚未批准申请中。在该装置中，第三乘法器28从一通路(其中DC偏置且非线性能够负面地影响性能)被重新设置到一AC通路。该第三乘法器26被插在相移器18与第二乘法器14之间，LPF22的输出端被耦合到APC环路滤波器30。该电路已被示出，工作与图2电路相同。

以上所述是一种新颖的双稳态FPLL装置，它将总锁定在确保预选定输出信号极性的相位上。可以看到，对于本领域的技术人员来说，可对本发明所述实施例进行多种变化而不脱离其精神实质和范围。本发明仅由所附权利要求限定。