基于电压跟随放大器结构的全差分快速模数转换器

摘要

一种包括用于接收差分输入信号的输入跟随器差分输入级的差分快速模数转换器。差分输入级的输出端耦合至差分电阻梯形电路的支路，支路的节点与比较器阵列的输入端交叉耦合。此差分电阻梯形电路的每条支路由一电流源终接。

说明书

本发明一般涉及模数转换器(ADCs)且尤其涉及使用比较器阵列的全差分快速ADCs。

标准快速ADCs把模拟输入电压与取自电阻串的参考电压相比较。就所需的比较器阵列的输入而言，此结构的不对称是固有的，加上大而且非线性的输入电容，引起普通快速ADCs的性能在高模拟频率下下降。

全差分快速ADC在电气与电子工程师协会的固态电路月刊第25卷1990年12月第6号第1339页—1346页上由佩兹夏谢等所著的标题为《具有集成采样和保持的l0-b 75-MSPS的分支模/数转换器》的文中描述过。

图3示出该文所描述的电路。此电路包括一“差分参考梯形电路”(“differential reference ladder”)(DRL)，其中具有两个相同电阻串32R和32L的共发射极差分放大器30，每个电阻串还包括一负载电阻及位电阻，用来代替单个集电极负载电阻。此差分放大器包括第一和第二npn晶体管Q3′和Q4′，其基极耦合成接收差分输入信号，并且其发射极分别与具有阻值为RE并用来提供发射极负反馈及产生全部ADC增益的发射极电阻38和40相耦合。众所周知，Q3′和Q4′及36中其发射极耦合放大器的放大增益为—RC/RE，这里RC是每个负载电阻串的总阻值。

晶体管Q1′和Q2′的基极耦合至参考电压，发射极分别与电阻串32L和32R相耦合，以促进差分放大器30中晶体管Q3′和Q4′的VBE补偿。

虽然上述电路具有许多想要的特性，它也存在明显的问题。特别是，需要用发射极电阻来提供发射极负反馈，这样增加了集成电路的尺寸及电路复杂性，因为电阻要占据空间。事实上，如果DRL由2N个电阻构成，对总共为4N个电阻来说，那么发射极电阻RE需要另外2N个电阻。

此外，其发射极差分输入级限制了输入信号的动态范围和带宽、输出信号的线性及最小电源电压值。促进VBE补偿所需的附加晶体管使电路更加复杂。

本发明是一种全差分快速ADC，它采用了一个电压跟随输入级，取消了对发射极或源极负反馈电阻及VBE补偿晶体管的要求，并且还提供了其它的性能优点。

依据本发明的一个方面，电压跟随差分输入级接收准备转换成数字值的差分输入，并在第一和第二输出端提供差分输出信号。

差分电阻梯形电路(differential resistor ladder)(DRL)把差分输入级的第一和第二输出端连接到第一和第二电流源。DRL具有第一和第二支路，每条支路都包括相同数量(N＋1)的串联电阻元件，电阻元件的端子形成多个节点。每条支路的输入节点是耦合到差分输入级输出端的电阻元件端子，而输出节点是耦合到电流源的电阻元件端子。电流源产生的恒定电流I0流过每条支路，依据此恒定电流值在相邻节点之间产生一个恒定的电压电平差。

DRL每条支路的节点与比较器阵列的输入端交叉耦合。比较器阵列包含(N＋2)个比较器，其第n个比较器(n＝0，1，…，N，N＋1)的第一输入端子耦合到第一支路从输出节点移动n个节点得到的一个节点，第二输入端子耦合至第二支路从第二支路的输入节点移动n个节点得到的一个节点。

在双极型器件中，电压跟随器输入差分级的运用取消了对负反馈发射极电阻和VBE补偿电路的要求。该电路结构也增大了输入信号的动态范围和带宽，提高了输出信号的线性度，并降低了所需的电源电压电平。

本发明的其它特征和优点在参考以下详细描述和附图将变得很明显。

图1是本发明较佳实施例的电路图。

图2是具有四个比较器的实施例的电路图；以及

图3是已有技术系统的电路图。

图1是本发明较佳实施例的电路图。此电路是基于共集电极放大器结构的全差分模数转换器(ADC)10。共集电极(射级跟随器)差分输入级12包括双极型npn晶体管Q1和Q2，且每个晶体管的集电极耦合至电源电压(VCC)，基极耦合成接收差分输入信号的一部分(分别为INL和INR)，发射极耦合至差分电阻串(differential re-sistor string)(DRL)14的一条支路。

DRL14具有左支路14L和右支路14R，对n＝0，1，2，…N，每条支路都包含(N＋1)个串联RBIT电阻16(分别为R(n)L和R(n)R)，这里N为偶数。对n＝0，1，2，…，N＋2，RBIT电阻16的端子形成一系列(N＋2)个节点18(T(n)R和T(n)L)。每条支路有一与Q1或Q2的发射极耦合的输入节点T(N＋1)及输出节点T(0)。比较器阵列20的输入端子在DRL14的支路的节点18之间交叉耦合。例如，第0个比较器C0的第一输入端耦合至输出节点T(0)L，第二输入端耦合至输入节点T(N＋1)R。一般而言，比较器Cn的左输入端耦合至从输出节点T(0)移动n个节点得到的节点T(n)，其右输入端耦合至从输入节点(N＋1)移动n个节点得到的节点T(N＋1－n)。

DRL的每条支路都有一个耦合至电流源24L或24R的输出节点T(0)。在电流源包含一双极型npn晶体管Q3，其集电极耦合至DRL14左支路的输出端T(0)L，其基极耦合成接收稳定偏压(VB)，发射极耦合至电阻26(REL)。已有技术中众所周知，电流源24吸收其值I0等于(VB-VBE)/REL的恒定电流。右电流源有同样的结构，并产生相同的电流I0。参考电流I0由温度补偿带隙电压基准(未示出)得出。此电压基准施加到与用于DRL14的RBIT电阻相同类型的电阻上。这样，参考电流适应于RBIT的各种变化。

现在将描述图1电路的工作。每个RBIT16电阻具有相同的阻值(R)，从而每个电阻两端的电压降(等于DRL支路邻近节点18之间的差分电压DV)等于I0*R。相应地，若INL和INR具有相等输入信号，在零信号状态，如果节点T(0)的电压值定为0伏，那么电压在T(1)处等于DV，在T(2)处等于2DV，且在T(n)处等于nDV。

输入比较器的电压是比较器左右输入端之间的差值。对零信号状态，对第0个比较器C0的输入是(N＋1)DV，对第一个比较器C1的输入是(N－1)DV，而对第二个比较器C2的输入是(N－3)DV。

现在参考图2描述当接收非零差分信号时电路的一般工作原理，图中示出了具有3个RBIT电阻16，N＝2，以及4个比较器20(N＋1)＝3的电路。如图2所示，对零信号状态，在DRL节点处的电压电平都等于nDV。比较器20的输入信号是左右比较器输入端的电压电平的差值。在零信号状态中，对比较器的输入，即，左右比较器输入端的电压电平之差是：

C0(输入)＝-3DV

C1(输入)＝-1DV

C2(输入)＝1DV

C3(输入)＝3DV

如果比较器的输出电平在输入信号差是正时为高(H或逻辑“1”)，在输入信号差是负时为低(L为逻辑“0”)，那么对零信号状态而言，一半比较器具有高输出电平，而另一半具有低输出电平。

比较器的输出加到一编码器(未示出)，该编码器对从H到L转变的位置进行编码，以数字方法把差分输入电压值编码。

如果接收到的信号把INL处的电压电平增大了dv，而把INR的大小减小了dv，那么众所周知，Q1和Q2发射极的电压电平变化相同的数。然而，由于与电流源24相接，流过DRL14支路的电流不变。相应地，对比较器的输入电压电平是：

C0(输入)＝-3DV＋2dv

C1(输入)＝-1DV＋2dv

C2(输入)＝1DV＋2dv

C3(输入)＝3DV＋2dv

当dv＝DV/2时，C1处的输入信号变正，且C1的输出电平将从L变到H。对于反向的信号波动，当dv＝-DV/2时，C2的输出将变负，从而ADC的最低有效位敏感度等于DV。如果当C1变换时dv＝DV/2，那么在C0处的输入电平是：

C0(输入)＝-3DV＋2(DV/2)＝-2DV现在，如果dv的大小进一步增加，那么C0处的输入电平是：

C0(输入)＝-2DV＋2dv从而当再增加DV时，对C0的输入变为正值。

在本发明中使用共集电极(射极跟随器)输入级，对图3电路提供了几个显著的特点。特别是，取消了对发射极负反馈和附加负载电阻的要求，缩小了集成电路上的电路，并使电阻匹配容易得多。此外，因为DRL14的每条支路在固定电流下工作，VBE调制补偿电路的Q1′和Q2′就不需要了。

也导致了其它几个性能上的优点。共集电极输入级12消除了密勒电容反馈效应，增大了输入信号的带宽。此外，由于电路结构和单位增益器件，输入信号范围更宽，所需的电源电平和信号失真更低了。

本发明现在已参考较佳实施例进行了描述。对本技术领域具有熟练技能的人来说，它的变化和改变是很明显的。例如，在较佳实施例中，示出了一种运用以共集电极(射极跟随器)结构耦合的npn晶体管的差分输入级。然而，如已有技术所知，运用源极跟随器差分输入级的MOS、CMOS或GaAs系统将实现本发明的优点。此外，电阻元件可以是多晶硅或金属制成的电阻，或可以是耦合成在其端子两端产生IR电压降的有源器件。DRL中的电阻元件也可以具有不同电阻值以构成非线性ADC。相应地，除了附加权利要求提出的以外，对本发明没有限制。