用于众核计算芯片可测性设计的电路、装置及方法

摘要

本发明公开了一种用于众核计算芯片可测性设计的电路、装置及方法，所述众核计算芯片存在预设的分类标记，且包括多个计算核心，各计算核心分配有各自不同的核心ID；测试时，控制各计算核心测试过程的进行，包括测试数据的选择和测试过程控制；并将测试数据的发送给计算核心，根据测试数据对各计算核心进行测试，并根据测试结果，记录失效计算核心数目及对应的核心ID；最后根据测试结果修改众核计算芯片的分类标记并进行修复；其效果是：通过对每个计算核心的计算结果进行检测来判断计算核心的功能正确性，避免了使用扫描链技术需要用到的扫描触发器，从而节省了芯片面积成本；另外，测试过程由硬件自动完成，保证了测试的时效性。