一种基于Avalon-MM总线接口的多串口IP核

摘要

本发明涉及一种基于Avalon‑MM总线接口的多串口IP核，采用硬件描述语言Verilog设计而成，包括Avalon‑MM总线接口模块，用于实现ARM侧到FPGA侧的数据交换；8个串口，用于实现外部设备与存储单元的数据交互；3个全局寄存器以及8个寄存器模块，所述8个寄存器模块分别对应所述串行数据输入输出接口单元的8个串口；所述3个全局寄存器通过FPGA内部总线分别与8个寄存器模块通信连接。Avalon‑MM具有独立的写数据线、读数据线、地址线，具有读有效信号，资源占用少等优点，通过寻址方式实现了8个串口，8个串口共用一个中断，大大节约了中断资源。