基于FPGA的时分复用级联积分梳状抽取滤波器及其实现方法

摘要

本发明公开一种时分复用级联积分-梳状抽取滤波器，其包括：多相时钟产生、分配及控制模块；使用时分复用-流水线累加器的级联的积分滤波模块；采样率转换模块；时分复用的级联梳状滤波模块；同相-正交(IQ)输入信号复用模块。本发明与传统的级联积分-梳状(CIC)滤波器结构相比，充分利用了FPGA结构的特点，在降低FPGA芯片内部硬件资源占用的同时可以保持甚至提高电路的运算速度从而提高广泛应用数字通信系统的和基于FPGA实现的级联积分-梳状(CIC)滤波器结构效率。

说明书

技术领域

本发明涉及一种级联积分梳状滤波器，更具体地说，涉及一种基于FPGA的时分复用级 联积分梳状抽取滤波器，以及一种实现基于FPGA的时分复用级联积分梳状抽取滤波的方法。

背景技术

随着高速模数、数模转换芯片、大规模数字集成电路和FPGA芯片的出现，数字滤波技 术被广泛应用于通信系统中。高速的数字滤波器的一般可以采用专用的DSP芯片，如德州仪 器的TMS320系列，或者FPGA芯片实现，如XILINX的SPARTAN系列和ALTERA的 CYLONE系列。而后者具有设计灵活，可以并行高速运算的特点，被越来越多地用来实现不 同的数字滤波器。

由于在现代通信系统中，中频信号的频率往往比需要处理的基带信号采用频率大很多， 所以往往需要降低采样率并进行低通滤波。而级联积分梳状(CIC)滤波器结构是一种多采 样率窄带数字低通滤波器。CIC滤波器不需要乘法运算，易于硬件实现，具有高效的硬件结 构，所以被广泛应用于现代通信系统上变频和下变频的抽取和插值模块中。

由于现代通信系统中所使用的调制信号都是复信号，所以一般需要对同相(I)和正交(Q) 两路信号同时进行滤波。在FPGA上实现的数字滤波器一般采用的设计方式是硬件上使用两 个一模一样的滤波器对两路信号进行滤波。虽然，这种实现方式可以充分利用FPGA的并行 性，提高滤波器的执行速度和采样率，但是却多耗费了一倍的FPGA资源。

为了减少FPGA资源的占用，本发明采用时分复用的方式实现级联积分梳状抽取滤波器， 同时采用进位保留的流水线加法器结构减少进位传播的延迟，从而在降低FPGA芯片内部硬 件资源占用的同时可以保持甚至提高电路的运算速度。

发明内容

本发明的目的在于克服现有技术的不足，提供一种减少FPGA资源占用的实现基于FPGA 的时分复用级联积分梳状抽取滤波的方法，以及基于FPGA的时分复用级联积分梳状抽取滤 波器。

本发明的技术方案如下：

一种实现基于FPGA的时分复用级联积分梳状抽取滤波的方法，将同相信号与正交信号 以时分复用的方式进行级联积分梳状滤波。

作为优选，将同相信号与正交信号进行时分复用合路为一路信号，经级联积分滤波后， 再进行重采样，然后经级联梳状滤波单元滤波，最后将输出的信号解复用为处理后的同相信 号与处理后的正交信号两路信号。

作为优选，通过与输入信号采样时钟频率相同的选通信号控制同相信号与正交信号交替 输入成一路输入信号，并用两倍于输入采样率的时钟信号的两倍时钟信号对输入信号进行采 样得到合路信号。

作为优选，级联积分滤波包括多级积分滤波，每级积分滤波包括两级分别进行的加法计 算：第一级，将合路信号的低位字与高位字分别进行保留进位加法计算，保留低位字的进位； 第二级，低位字的计算结果直接从第二级输出，高位字的计算结果与低位字的进位进行加法 计算后输出，经过多级积分滤波，得到两倍时钟采样率的样本。

作为优选，重采样包括两级采样：第一级，将两倍时钟信号与同相信号重采样使能信号、 正交信号重采样使能信号相“与”得到重采样时钟信号I_CK、重采样时钟信号Q_CK，重 采样时钟信号I_CK、重采样时钟信号Q_CK在多级积分滤波器输出的两倍时钟采样率的样本 中抽取同一相伴的同相信号和正交信号；第二级，通过分频时钟信号控制将第一级输出的抽 样信号转换为与级联梳状滤波具有相同采样频率的样本系列。

作为优选，级联梳状滤波包括多级梳状滤波，每级梳状滤波具体为：通过两级延迟分别 在时间上交错隔离同相信号与正交信号，然后将未延迟的输入信号减去经过两级延迟得到的 信号，循环上述梳状滤波，经过多级梳状滤波，得到合路输出信号。

作为优选，分别通过针对同相信号与正交信号的解复用时钟使能信号，将合路输出信号 解复用，分解得到两路信号：同相信号、正交信号。

一种基于FPGA的时分复用级联积分梳状抽取滤波器，包括依次连接输入时分复用器、 级联时分复用积分滤波单元、采样率转换单元、级联时分复用梳状滤波单元，以及分别为输 入时分复用器、级联时分复用积分滤波单元、采样率转换单元、级联时分复用梳状滤波单元 提供时钟使能信号和解复用使能信号的多相时钟产生、分配及控制模块。

作为优选，级联时分复用积分滤波单元采用多级级联结构，每级时分复用积分滤波单元 包括：两级流水线寄存器、保留进位加法器。

作为优选，级联时分复用梳状滤波单元采用多级级联结构，每级时分复用梳状滤波单元 包括两级延迟寄存器和减法器。

本发明的有益效果如下：

本发明充分利用了FPGA结构的特点，在降低FPGA芯片内部硬件资源占用的同时，保 持，甚至提高电路的运算速度，从而提高广泛应用数字通信系统的和基于FPGA实现的级联 积分梳状(CIC)滤波器结构效率。

附图说明

图1是本发明的示意图；

图2是IQ输入时分复用器示意图；

图3是每级时分复用积分滤波单元的示意图；

图4是采样率转换单元的示意图；

图5是每级时分复用梳状滤波单元的示意图；

图6是当N＝4时，时钟控制信号时序波形的示意图；

图中：

IQSEL为选通信号：具有和输入序列采样时钟信号相同频率，50％占空比的信号，用于 在不同时刻选择同相I或者正交Q输入样本的选通信号；

CLKX2为两倍时钟信：为两倍于输入采样率的时钟信号，用于驱动级联时分复用积分滤 波单元的工作；

I_CE和Q_CE为重采样时钟信号：控制采样率转换单元IQ信号重采样的时钟使能信号， 由重复计数器和状态机产生；

CLKX2_N为分频时钟信号：用于驱动级联时分复用梳状滤波单元的工作的时钟信号， 通过1/N的分频器产生；

I_CEO和Q_CEO分别为针对同相信号与正交信号的解复用时钟使能信号：用于滤波器 输出的IQ合路信号的解复用的时钟使能信号，由1/N的分频器和状态机产生。

具体实施方式

以下结合附图及实施例对本发明进行进一步的详细说明。

本发明提供一种实现基于FPGA的时分复用级联积分梳状抽取滤波的方法，将同相信号 与正交信号以时分复用的方式进行级联积分梳状滤波，具体为：将同相信号与正交信号进行 时分复用合路为一路信号，经级联积分滤波后，再进行重采样，然后经级联梳状滤波单元滤 波，最后将输出的信号解复用为处理后的同相信号与处理后的正交信号两路信号。

更具体地，通过与输入信号采样时钟频率相同的选通信号控制同相信号与正交信号交替 输入成一路输入信号，并用两倍于输入采样率的两倍时钟信号对输入信号进行采样得到合路 信号。

级联积分滤波包括多级积分滤波，每级积分滤波包括两级分别同时进行的加法计算：第 一级，将合路信号的低位字与高位字分别进行保留进位加法计算，保留低位字的进位；第二 级，低位字的计算结果直接从第二级输出，高位字的计算结果与低位字的进位进行加法计算 后输出，如此经过多级积分滤波，两倍时钟采样率的样本。

重采样包括两级采样：将两倍时钟信号与同相信号重采样使能信号、正交信号重采样使 能信号相“与”得到重采样时钟信号I_CK、重采样时钟信号Q_CK，重采样时钟信号I_CK、 重采样时钟信号Q_CK在多级积分滤波器输出的两倍时钟采样率的样本中抽取同一相伴的同 相信号和正交信号；第二级，通过分频时钟信号控制将第一级输出的抽样信号转换为与级联 梳状滤波具有相同采样频率的样本系列。

级联梳状滤波包括多级梳状滤波，每级梳状滤波具体为：通过两级延迟分别在时间上交 错隔离同相信号与正交信号，然后将未延迟的输入信号减去经过两级延迟得到的信号，循环 上述梳状滤波，经过多级梳状滤波，得到合路输出信号。

分别通过针对同相信号与正交信号的解复用时钟使能信号，将合路输出信号解复用，分 解得到两路信号：同相信号、正交信号。

为了减少FPGA资源的占用，本发明采用时分复用的方式实现级联积分梳状抽取滤波器， 同时采用进位保留的流水线加法器结构减少进位传播的延迟，从而在降低FPGA芯片内部硬 件资源占用的同时可以保持甚至提高电路的运算速度。

本发明所述的时分复用级联积分梳状抽取滤波器，在FPGA芯片上实现，利用FPGA芯 片内部的逻辑单元组成的加法器和时序单元组成的寄存器，采用时分复用的方式来实现IQ两 路的级联积分梳状抽取滤波。

本发明中，级联积分梳状抽取滤波的级数K可以根据所需的抽样比1：N和低通滤波的 抑制度得到，每级加/减法器的位宽可以通过计算每级的增益得到。

当N＝4时，时钟控制信号时序波形如图6所示

如图1所示，本发明所述的时分复用级联积分梳状抽取滤波器包括：使同相信号和正交 信号时间上交错输入的输入时分复用器；级联时分复用积分滤波单元；采样率转换单元；级 联时分复用梳状滤波单元；多相时钟产生、分配及控制模块。多相时钟产生、分配及控制模 块分别为输入时分复用器、级联时分复用积分滤波单元、采样率转换单元、级联时分复用梳 状滤波单元提供时钟使能信号和解复用使能信号。

首先，同相和正交两路IQ信号在IQ输入时分复用器上合路为一路信号输出到时分复用 积分滤波单元的第一级；该合路信号在级联时分复用积分滤波单元中每一级处理后传送到下 一级，最后在第K级输出到采样率转换单元进行重新抽样并与紧跟其后的级联时分复用梳状 滤波单元的采用速率相匹配；采样率转换单元的输出将连接到级联时分复用梳状滤波单元的 第一级；该信号在级联时分复用梳状滤波单元中每一级处理后传送到下一级，最后在第K级输 出；输出的时间上交错的IQ合路信号可以通过解复用的时钟使能信号I_CEO和Q_CEO重新 分解为两路IQ信号。

其中多相时钟产生、分配及控制模块由FPGA时钟管理模块、锁相环和计数器组成，负 责产生不同的时钟信号和使能控制信号，他们包括CLKX2、IQSEL、I_CE和Q_CE、CLKX2_N、 I_CEO和Q_CEO。

多相时钟产生、分配及控制模块产生的上述信号通过FPGA连线资源分配到不同的模块 单元。

其中，如图2所示，IQ输入时分复用器由数据选通开关MUX和寄存器组成。IQSEL选 择连接到寄存器D输入端的两路输入信号：当IQSEL＝‘1’为高电平时，同相I信号输出到 寄存器D输入端；当IQSEL＝‘0’为高电平时，正交Q信号输出到寄存器D输入端。时钟 信号CLKX2控制寄存器以与级联时分复用积分滤波器相同的步调对D端输入的信号进行采 样并传输到下一级。

其中，级联时分复用积分滤波单元采用多级级联结构，每级结构包括：

1)两级流水线寄存器：存储计算结果，并起到缓存和在时间上隔离复用信号的作用。

2)保留进位加法器：为减少每个周期加法计算时进位传播的延时，加法运算在两个流水 线周期分开执行，并将加法器分为低位段和高位段分别执行计算。第二周期的运算直接把低 位结果直接传送到第二级寄存器，而保留的低位加法器进位加到高位结果后得到存储到第二 级寄存器的数据。

级联时分复用积分滤波单元由K级组成，每一级的结构如图3所示。输入的合路信号分 为低位字[M-1:0](即M-1位至0位)和高位字[L-1:M](即L-1位至M位)；其中，L为该 级位宽，M根据FPGA加法器结构选择的低位字位宽，可以为16或8。每级结构由两级单位 延迟单元D寄存器组成。在第一级，低位字和高位字分别进行计算，其结果各自存储于第一 级单位延迟单元D；而低位字的进位CA将存储保留。在第二级，第一级D寄存器存储的低 位字结果直接传送到第二级D寄存器，而第一级D寄存器存储的高位字与第一级存储的保留 进位CA相加后存储于第二级单位延迟单元D寄存器，在下一周期输出到下一级。

其中，如图4所示，采样率转换单元由两级寄存器组成：第一级寄存器的时钟信号来自 于CLKX2分别和I_CE及Q_CE相“与”的信号，它控制第一级寄存器在级联时分复用积分 滤波单元输出的高采样率样本(如两倍时钟采样率样本)中抽取同一相位I和Q的信号；第 二级寄存器的时钟信号为CLKX2_N，它使前一级的重采用信号序列与紧跟其后的级联时分 复用梳状滤波单元具有相同的采用速率。

其中，级联时分复用梳状滤波单元采用多级级联结构，每级结构包括两级延迟寄存器和 减法器。两级延迟寄存器在时间上交错隔离IQ信号，并使之时分复用减法器。

级联时分复用梳状滤波单元由K级组成，每一级的结构如图5所示。每级结构由两级单 位延迟单元D寄存器组成。来自前一级的信号减去经过两级单位延迟后的信号，得到的结果 输出到下一级。

上述实施例仅是用来说明本发明，而并非用作对本发明的限定。只要是依据本发明的技 术实质，对上述实施例进行变化、变型等都将落在本发明的权利要求的范围内。