绝缘体上硅抗辐射特性表征结构及其制备方法

摘要

本发明涉及一种绝缘体上硅抗辐射特性表征结构，包括衬底、绝缘埋层、顶层硅、绝缘介质层、接触电极一和接触电极二，所述衬底、绝缘埋层和顶层硅从下往上依次叠置，顶层硅底面面积小于绝缘埋层顶面面积，绝缘介质层堆积在绝缘埋层上并将顶层硅包覆，顶层硅具有P-轻掺杂区、N+源重掺杂区和N+漏重掺杂区，绝缘介质层上开设有接触孔一和接触孔二，接触孔一与N+源重掺杂区连通，接触孔二与N+漏重掺杂区连通，接触电极一覆盖在接触孔一上并填满接触孔一，接触电极二覆盖在接触孔二上并填满接触孔二。此结构能够满足MOS栅、源、漏的基本组成结构，结构简单，方便测试和封装。工艺流程缩短，操作性强，缩短了实验时间，降低了生产成本。

说明书

技术领域

本发明涉及电子器件制备领域，尤其涉及一种绝缘体上硅抗辐射特性的表 征结构及其制备方法。

背景技术

绝缘体上硅即SOI，由于具有电路速度高、密度高、低功耗、耐高温、抗闩 锁等特点，广泛用于生产高可靠、高抗辐射的电子器件。但由于绝缘埋层的存 在，使得SOI器件的抗总剂量电离辐射特性受到限制。

电离总剂量辐照引起器件性能退化主要是由于辐射在氧化层中感生的陷阱 电荷造成的。对于SOI绝缘埋层，辐射感生电荷被俘获在整个埋层，这些辐射 感生的陷阱电荷主要呈正电性，能够导致晶体管的背沟道界面反型，从而引起 部分耗尽和全耗尽晶体管的漏电流大幅度增加；对于全耗尽晶体管，正栅晶体 管与背栅晶体管有电耦合作用，绝缘埋层中辐射感生正电荷的积累会造成正栅 晶体管阈值电压的降低。

对SOI材料埋层进行改性，可以提高SOI器件的抗总剂量辐照特性。在通 常情况下，通过基于改性SOI材料上制备的MOSFET的电离总剂量辐照性能可以 反映SOI改性材料的抗电离总剂量辐射能力。但是制备标准SOI MOSFET要经过 繁琐的工艺步骤，并且工艺周期长、成本高。

发明内容

本发明要解决的技术问题是：为了解决评估SOI改性材料的抗总剂量辐照 特性的标准SOI MOSFET制备繁琐的问题，本发明提供一种绝缘体上硅抗辐射特 性的表征结构及其制备方法来替代标准SOI MOSFET结构。

本发明解决其技术问题所采用的技术方案是：一种绝缘体上硅抗辐射特性 表征结构，包括衬底、绝缘埋层、顶层硅、绝缘介质层、接触电极一和接触电 极二，所述衬底、绝缘埋层和顶层硅从下往上依次叠置，顶层硅底面面积小于 绝缘埋层顶面面积，绝缘介质层堆积在绝缘埋层上并将顶层硅包覆，顶层硅具 有P-轻掺杂区、N+源重掺杂区和N+漏重掺杂区，绝缘介质层上开设有接触孔一 和接触孔二，接触孔一与N+源重掺杂区连通，接触孔二与N+漏重掺杂区连通， 接触电极一覆盖在接触孔一上并填满接触孔一，接触电极二覆盖在接触孔二上 并填满接触孔二。

进一步优选的，P-轻掺杂区的P-掺杂剂量为6E13个/cm²-1E14个/cm²，N+ 源重掺杂区和N+漏重掺杂区的N+掺杂剂量为5E15个/cm²-8E15个/cm²。

绝缘体上硅抗辐射特性表征结构的制备方法，是在绝缘体上硅上加工制备， 绝缘体上硅具有从下往上依次叠置的衬底、绝缘埋层和顶层硅，所述制备方法 包括如下步骤：

1)在顶层硅上采用热氧化工艺形成SiO₂钝化层；

2)在SiO₂钝化层上对欲保留有源区进行光刻，在有源区上形成光刻胶阻 挡层20；

3)采用干法腐蚀，先腐蚀SiO₂钝化层，再腐蚀顶层硅，腐蚀停止在绝缘 埋层上，未被腐蚀的顶层硅部分和SiO₂钝化层部分组成有源区孤岛；

4)采用热氧化工艺将露出的绝缘埋层表面和露出的顶层硅部分氧化形成 一层SiO₂阻挡层；

5)对顶层硅内进行P阱注入，形成P-轻掺杂区；

6)采用等离子体增强化学气相淀积，形成绝缘介质层；

7)在绝缘介质层上进行接触孔光刻腐蚀，形成接触孔一和接触孔二；

8)沿接触孔一对顶层硅内进行N+注入形成N+源重掺杂区，沿接触孔二对 顶层硅内进行N+注入形成N+漏重掺杂区；

9)先采用氧化回流工艺在绝缘介质层表面、接触孔一、接触孔二和顶层 硅露出部分形成一层掺杂硼和磷的SiO₂层，然后再清洗除去所述SiO₂层，最后 采用等离子体增强化学气相淀积，在绝缘介质层表面、接触孔一和接触孔二内 形成金属叠层；

10)对金属叠层50进行光刻腐蚀，形成接触电极一和接触电极二。

对所述的制备方法进一步优化，步骤6)中先淀积一层非掺杂SiO₂层，再 淀积一层掺杂硼和磷的SiO₂层，所述非掺杂SiO₂层和掺杂硼和磷的SiO₂层组成 绝缘介质层。

对所述的制备方法进一步优化，步骤9)中采用淀积形成的金属叠层是由 Ti、TiN和AlSiCu依次淀积而成。

本发明的有益效果是，本发明绝缘体上硅抗辐射特性表征结构是以标准的 SOI MOS结构和工艺为基础制备的一种赝MOS结构，用于表征改性SOI埋层的抗 辐射特性，其省去了多晶硅前栅和栅氧结构，其接触电极一和接触电极二可分 别作为SOI赝MOS器件的源端和漏端，衬底可作为SOI赝MOS器件的背栅，通 过施加不同的背栅电压控制器件的开启和关闭；此结构能够满足MOS栅、源、 漏的基本组成结构，结构简单，方便测试和封装。该结构可用于表征SOI材料 埋层在辐射环境下的抗总剂量电离辐射特性。本发明绝缘体上硅抗辐射特性表 征结构的制备方法的工艺特征在于以标准SOI CMOS工艺为基础，通过SOI材料 改性、氧化、有源区光刻腐蚀、P阱注入、介质薄膜淀积、接触孔光刻腐蚀、N+ 源漏注入、金属化等步骤形成简化背栅NMOS器件，可以大大缩短了工艺流程， 操作性强，缩短了实验时间，降低了生产成本。

附图说明

下面结合附图和实施例对本发明进一步说明。

图1是本发明绝缘体上硅抗辐射特性表征结构最优实施例的结构示意图。

图2-图11为本发明绝缘体上硅抗辐射特性表征结构的制备方法工艺流程 图；

其中，图2是本发明的制备方法步骤1)示意图；

图3是本发明的制备方法步骤2)示意图；

图4是本发明的制备方法步骤3)示意图；

图5是本发明的制备方法步骤4)示意图；

图6是本发明的制备方法步骤5)示意图；

图7是本发明的制备方法步骤6)示意图；

图8是本发明的制备方法步骤7)示意图；

图9是本发明的制备方法步骤8)示意图；

图10是本发明的制备方法步骤9)示意图；

图11是本发明的制备方法步骤10)示意图；

图中1、衬底；2、绝缘埋层；3、顶层硅；4、绝缘介质层；5、接触电极一； 6、接触电极二；31、P-轻掺杂区；32、N+源重掺杂区；33、N+漏重掺杂区；41、 接触孔一；42、接触孔二；10、SiO₂钝化层；20、光刻胶阻挡层；30、SiO₂阻 挡层；40、绝缘介质层；50、金属叠层。

具体实施方式

现在结合附图对本发明作进一步详细的说明。这些附图均为简化的示意图， 仅以示意方式说明本发明的基本结构，因此其仅显示与本发明有关的构成。

如图1所示，本发明一种绝缘体上硅抗辐射特性表征结构，包括衬底1、绝 缘埋层2、顶层硅3、绝缘介质层4、接触电极一5和接触电极二6，所述衬底1、 绝缘埋层2和顶层硅3从下往上依次叠置，顶层硅3底面面积小于绝缘埋层2 顶面面积，绝缘介质层4堆积在绝缘埋层2上并将顶层硅3包覆，顶层硅3具 有P-轻掺杂区31、N+源重掺杂区32和N+漏重掺杂区33，绝缘介质层4上开设 有接触孔一41和接触孔二42，接触孔一41与N+源重掺杂区32连通，接触孔 二42与N+漏重掺杂区33连通，接触电极一5覆盖在接触孔一41上并填满接触 孔一41，接触电极二6覆盖在接触孔二42上并填满接触孔二42。

P-轻掺杂区31的P-掺杂剂量为6E13个/cm2-1E14个/cm²，N+源重掺杂区 32和N+漏重掺杂区33的N+掺杂剂量为5E15个/cm²-8E15个/cm²。

所述的绝缘体上硅抗辐射特性表征结构的制备方法，在绝缘体上硅上加工 制备，绝缘体上硅具有从下往上依次叠置的衬底1、绝缘埋层2和顶层硅3，绝 缘埋层2厚度为375±10nm，顶层硅3厚度为205±10nm，所述制备方法包括如 下步骤：

1)如图2所示，在顶层硅3上采用热氧化工艺形成SiO2钝化层10，SiO2 钝化层10厚度约为10nm-40nm；

2)如图3所示，在SiO2钝化层10上对欲保留有源区进行光刻，在有源 区上形成光刻胶阻挡层20；

3)如图4所示，采用干法腐蚀，先腐蚀SiO2钝化层10，再腐蚀顶层硅3， 腐蚀停止在绝缘埋层2上，未被腐蚀的顶层硅3部分和SiO2钝化层10部分组 成有源区孤岛；

4)如图5所示，采用热氧化工艺将露出的绝缘埋层2表面和露出的顶层 硅3部分氧化形成一层SiO₂阻挡层30，SiO₂阻挡层30厚度在15nm左右；

5)如图6所示，对顶层硅3内进行P阱注入，形成P-轻掺杂区31，P-掺 杂剂量为6E13个/cm²-1E14个/cm²；

6)如图7所示，采用等离子体增强化学气相淀积，形成绝缘介质层40， 包括160nm-220nm的非掺杂SiO₂层和500nm-600nm的掺杂硼和磷的SiO₂层；

7)如图8所示，在绝缘介质层40上进行接触孔光刻腐蚀，形成接触孔一 41和接触孔二42，接触孔一41和接触孔二42尺寸约为0.75um-1.1um；

8)如图9所示，沿接触孔一41对顶层硅3内进行N+注入形成N+源重掺 杂区32，沿接触孔二42对顶层硅3内进行N+注入形成N+漏重掺杂区33，N+源 重掺杂区32和N+漏重掺杂区33的N+掺杂剂量为5E15个/cm²-8E15个/cm²；

9)如图10所示，先采用氧化回流工艺在绝缘介质层40表面、接触孔一 41、接触孔二42和顶层硅3露出部分形成一层掺杂硼和磷的SiO₂层，然后再清 洗除去所述SiO₂层，最后采用等离子体增强化学气相淀积，在绝缘介质层40表 面、接触孔一41和接触孔二42上Ti、TiN和AlSiCu依次淀积形成金属叠层50， Ti、TiN、AlSiCu，厚度分别为30nm-50nm、50nm-70nm、400nm-500nm左右；

10)如图11所示，对金属叠层50进行光刻腐蚀，形成接触电极一5和接 触电极二6，接触孔一41和接触孔二42尺寸约为1.3um-1.6um，接触电极包接 触孔的距离为0.15um-0.3um。

本发明中P-轻掺杂区31可替换为N-轻掺杂区，相应的，N+源重掺杂区32 和N+漏重掺杂区33可替换为P+源重掺杂区和P+漏重掺杂区。

本发明结构特征在于制备的表征结构以SOI MOS器件为基础，省去了多晶 硅前栅和栅氧结构，它主要由控制背栅开启的衬底以及顶层硅的源漏组成，在 源漏之间是轻掺杂的P-阱或N-阱区域，源漏是重掺杂N+或P+区，将源漏和衬 底引出作为电极，形成三端简化背栅赝MOS结构，结构简单，方便测试和封装。 该结构通过辐照前后背栅阈值电压的漂移来表征SOI材料埋层在辐射环境下的 抗总剂量电离辐射特性。

其工艺特征在于以标准SOI CMOS工艺为基础，通过SOI材料改性、氧化、 有源区光刻腐蚀、P阱或N阱注入、介质薄膜淀积、接触孔光刻腐蚀、N+S/D源 漏注入或P+S/D源漏注入、金属化等步骤形成简化背栅NMOS或PMOS器件，工 艺流程短，大大缩短了实验时间和成本。对采用本工艺制备得简化背栅NMOS或 PMOS器件进行封装和总剂量辐照试验，大大缩短了SOI材料改性的研发周期， 适用于工程化应用。

以上述依据本发明的理想实施例为启示，通过上述的说明内容，相关工作 人员完全可以在不偏离本项发明技术思想的范围内，进行多样的变更以及修改。 本项发明的技术性范围并不局限于说明书上的内容，必须要根据权利要求范围 来确定其技术性范围。