采用带通阈加载技术的K值和十值半加器和半减器的构建方法及其电路

摘要

本发明公开一种采用带通阈加载技术的K值和十值半加器和半减器的构建方法及其电路；本发明采用带通阈加载技术，按信息处理各阶段的需求，将不同阶段所需带通阈加载到PMOS管中，使PMOS管有随时可变的带通阈；本发明分析K值半减器和半加器，得出有高值区和低值区统一的特征，基于加载技术，二种电路可归为一种电路统一设计，避开采用K值逻辑门实现的传统方式，电路结构极大简化；可将混沌加密方法和电路从2值推广到K值，用K值加减运算代替K值乘除运算，实现K值信息的无乘除混沌加密方法和电路；用于FPGA、CPLD、半或全制定ASIC和存储器等VLSI及其它数字IC技术领域。

说明书

(一)技术领域

本发明属于数字集成电路领域，具体地说是一种采用带通阈加载技术的K值和十值半加 器和半减器的构建方法及其电路。

(二)背景技术

随着MOS集成电路技术的飞速发展，集成规模越来越大，集成度越来越高，VLSI(超 大规模集成电路)出现一些不足：①首先在VLSI基片上，布线却占用70℅以上的硅片面积； 在可编程逻辑器件中也需有大量可编程内部连线，将各逻辑功能块或输入/输出连接起来，完 成特定功能的电路，布线占了材料很大的成本。减少布线成本成为重要问题。②从信息传输 方面看，采用多值信号可减少连线数；对每根连线传输数字信息，二值信号是携带信息量最 低的一种，多值信号携带信息量大于二值信号。③从信息存储方面看，采用多值信号可提高 信息存储密度，用MOS管栅极电容存储信息，存储信息量多值比二值大，多值DRAM比二 值DRAM可大大提高信息存储密度。目前多值器件的研制已广泛开展，东芝与美国SanDisk 采用43nm工艺和2bit/单元多值技术实现的16gbitNAND闪存。三星开发的8Gbit产品采 用63nm的CMOS技术和2bit/单元的多值技术。4值存储器的研制成功和商品化是多值研究 的重要的一步，多值器件的研制需要控制或改变管的开关阈值V_tn。

现有技术和存在问题：

1.在实现多值电路中(K≥3)，已有半导体制造工艺控制MOS管阈值技术有很大缺点： ①控制阈值的幅度有限(因离子注入浓度有限)，而且工艺中控制阈值幅度常会改变MOS管的 性能，实现的电压型多值电路不大于4值电路，更多值电路应用较困难。②只能控制阈值的 幅度，不能改变MOS管开启性质(如高通，低通，带通，带阻控阈)，而多值电路须有多种控 阈性质的MOS管，才能使电路结构最简。③需要增加离子注入额外工序，只能在半导体制 造工艺中控制阈值，增加工艺复杂性，不能由用户来控制阈值。

2.在实现多值电路中，已有神经元MOS管控制阈值技术有很大缺点：①随K值增加， ‘单个神经元MOS管的输入栅和控制栅电容占硅片面积’对‘单个MOS管占硅片面积’的 比值越来越大，十倍，百倍或更高；②随K值增加，‘输入栅的阈值模糊区(转折区)宽度ΔV₁’ 对‘浮栅阈值模糊区(转折区)宽度ΔV_fg’的比值(ΔV₁/ΔV_fg＝C_TOT/C₁)越来越大，因ΔV_fg是一 定的，输入栅的阈值模糊区ΔV₁宽度越来越大，使输入栅K值信号分辨能力越来越降低，且 对电容精度要求高，不利于可靠的实现K值大的多值电路；③不能改变阈值控制特性(如带 通、带阻的控制阈值方式)，对简化K值电路不利；④随K值的增加，比值(C_TOT/C₁)变大， 输入栅和控制栅电容增加，使高频性能快速下降；⑤随K值的增加，浮栅电容漏电不能略去， 且有多值信息刷新很困难。⑥神经元CMOS反相器仅对二值信号静态功耗为0，对大K值， 存在NMOS管和PMOS管同时导通的状态，静态功耗反而更大；神经元CMOS跟随器输出 常为电容负载，其输出电压升降轨迹不同，有很大的回差电压，不利于多值电路。

3.阈值固定，不能随时改变，这是现有变阈技术的不足，按多值信息处理各阶段的需要， 应有一个随信息处理各阶段不同特点而具有不同阈值的管；本发明分析K值半减器和K值半 加器的特征和结构的一致性，但需要PMOS管具有随时可变的不同阈值，也即需要采用带通 阈加载技术；K值半减器和K值半加器是实现K值加减运算的重要器件，有了K值半减器和 K值半加器，K值加减运算的实现就很容易。

(三)发明内容

本发明目的是公开一种采用带通阈加载技术的K值和十值半加器和半减器的构建方法及 其电路；所述的目的通过以下的技术方案实现：

1.一种采用带通阈加载技术的K值半减器的构建方法：K值半减器中A_i为被减数，B_i为减数，S_i为本为差，J_i为借位数，其中A_i，B_i，S_i均为K值信号，K值信号有K个逻辑值： 0，1，2，‥…，L，其中L＝K-1，K＝4，5，6，‥…，J_i为2值信号，2值信号有2个逻辑 值：0，L；令A_i＝k，B_i＝j，对确定的j＝1～L，当k＜j时，S_i＝K+k－j＞k，即S_i＞A_i，当k＝j 时，S_i＝0，当k＞j且j≠L时，S_i＝k－j＜k，即S_i＜A_i，当j＝L时，不存在k＞j；对确定的j＝ 0，S_i＝A_i；对j≠0，当k＜j时，有借位，当k≥j时，无借位，对j＝0，无借位；采用带通阈 加载技术的K值半减器的构建方法描述如下：

①对确定的j，j＝1～L，按S_i＞A_i和S_i＜A_i，将K值半减器运算划分为高值区和低值区， 因t_b0～j-1＝t_/hj，t_bj+1～L＝t_hj+1(j≠L)，采用选通受控PMOS管P_e0和P_e1，P_e0具有低通阈t_/hj的特性， P_e1具有高通阈t_hj+1的特性，⑴高值区：当k＝0～j－1时，管P_e0导通，实现S_i＞A_i；⑵低值区： 当k＝j+1～L且j≠L时，管P_e1导通，实现S_i＜A_i，当j＝L时，低值区无效，仅高值区有效； 当k＝j时，管P_e0、P_e1、P_d0都截止，S_i＝0；⑶用P_e2组成的PMOS非门输出形成J_i信号，管 P_e2栅极接管P_e0栅极g_/hj，当k＜j时，管P_e2导通，J_i为高电平，表示有借位，当k≥j时，管 P_e2截止，J_i为低电平，表示无借位；

(注：t_b0～j-1表示导通区间为k＝0～j－1，t_/hj表示导通区间为k＜j，即k＝0～j－1，所以 t_b0～j-1＝t_/hj，而t_bj+1～L表示导通区间为k＝j+1～L，t_hj+1表示导通区间为k≥j+1，即k＝j+1～L， 所以t_bj+1～L＝t_hj+1；因低通阈t_/hj和高通阈t_hj+1都属于带通阈，即特殊的带通阈t_b0～j-1和t_bj+1～L， 所以高通式和低通式变阈PMOS管都可称为带通式变阈PMOS管，然后按带通阈特征，将满 足t_b0～j-1＝t_/hj和t_bj+1～L＝t_hj+1的带通阈，分别划为低通阈和高通阈；注意①中j≠0)；

②高值区电路包括带通式变阈PMOS管P_a00～P_a0L-1和串联的二极管D₀₀～D_0L-1，管P_a01～ P_a0L-1的高通阈依次为t_h1～t_hL-1，管P_a00的低通阈为t_/h1，管P_a00～P_a0L-1源极通过P_e0接通电源 V_DC，当k＝j－1～0且j≠0时，管P_e0导通，S_i输出经过m₀个导通二极管接通到V_DC，随k 由j－1到0，用管P_a0j－1～P_a00依次导通控制m₀由0到j－1，于是S_i由L到L－j+1；低值区 电路包括高通式变阈PMOS管P_a11～P_a1L和串联的二极管D₁₂～D_1L，将D_1L接D₀₀，使D₁₂～ D_1L和D₀₀～D_0L-1形成一个总串联二极管序列D₁₂～D_0L-1，管P_a11～P_a1L的高通阈依次为t_h1～t_hL， 当k＝L～j+1且0<j<L时，管P_e1导通，管P_a11～P_a1L的源极通过P_e1接通电源V_DC，S_i输出经 过m₁个导通二极管接通到V_DC，随k由L到j+1，用管P_a1L～P_a1j+1依次导通控制m₁由j到L －1，于是S_i输出由L－j到1；当k＝j≠0时，管P_e0、P_e1、P_d0都截止，S_i输出为0；

③对每一个j，j＝0～L，由K个逻辑值判别门U₀～U_L判别j值，逻辑值判别门U_m带通 阈为t_bj就是‘仅当U_m输入为j时U_m输出为高电平，否则，U_m输出为低电平’，取U₀～U_L的带通阈分别为t_b0～t_bL；所有U₀～U_L输入为j，U₀～U_L输出分别为v_tg0～v_tgL，v_tg0～v_tgL各 自经非门M₀～M_L产生反相输出v_/tg0～v_/tgL；由此完成：⑴对j≠0，在变阈选通PMOS管P_c1～ P_cL中v_/tgj驱动P_cj导通，管P_c1～P_cL源极待传阈值分别为t_/h1～t_/hL，则管P_c1～P_cL中仅t_/h1～t_/hL中的t_/hj加载到管P_e0，用管P_e0导通控制高值区(0，j－1)长度j，j≠0，j＝L时高值区长度为L； ⑵对j≠0，在变阈选通管P_d1～P_dL中v_/tgj驱动P_dj导通，管P_d1～P_dL-1、P_dL源极待传阈值分别为 t_h2～t_hL、t_/h1，当j＜L时，管P_d1～P_dL-1中仅使t_h2～t_hL中的t_hj+1加载到管P_e1；当j＝L时，管 P_dL将t_/h1加载到管P_e1，使低值区无效；用管P_e1和P_d0导通控制低值区(j+1～L)长度L－j，j≠L； ⑶在CMOS传输门TG₁～TG_L中v_tgj和v_/tgj仅驱动TG_j导通，j＝1～L，S_i通过导通的TG_j接 P_a0j-1的漏极，S_i最大的条件为k＝j－1，此时S_i通过导通的TG_j和P_a0j-1接到V_DC，实现S_i＝L； ⑷当j＝0时，用v_/tg0驱动TG₀和管P_d0、P_c0导通，P_d0源极接V_DC，P_d0漏极接管P_a11～P_a1L源 极，管P_a11～P_a1L源极通过P_d0接通到V_DC，S_i通过TG₀接P_a1L的漏极，低值区电路工作且成 为数字跟随器，实现S_i＝A_i，此时低值区长度为L，高值区电路失效；管P_c0栅极接v_/tg0，P_c0漏极接P_e0栅极，管P_c0源极接直流电压V_DC，使j＝0时J_i输出为上述表示无借位的电平，补 充①中缺少的j＝0时J_i信号的形成。

(注：参看实施例4：本发明的采用带通阈加载技术、变阈选通PMOS管和选通受控PMOS 管的说明；v_/tgj驱动P_cj导通，通过P_cj导通使P_cj源极待传阈值t_/hj加载到管P_e0，加载就是使 P_e0具有阈值t_/hj的特性，若P_cj截止，则该t_/hj加载失效，需驱动另一P_cj1导通，将t_/hj1加载到 管P_e0；类似方式，驱动P_dj导通，将t_hj+1加载到管P_e1，该加载使P_e1具有阈值t_hj+1的特性； 当j值改变时，高值区和低值区改变要求管P_e0和P_e1阈值特性用新带通阈加载来改变)。

2.根据上述技术方案1所述的一种采用带通阈加载技术的K值半减器的构建方法相同特 征形成的一种采用带通阈加载技术的K值半加器的构建方法：在采用带通阈加载技术的K值 半减器的构建方法中：㈠首先，将U₁～U_L的带通阈分别取为t_bL～t_b1；㈡接着，将借位数J_i取为进位数C_i，除‘j＝0时无借位取为无进位’之外，将全部有借位取为无进位，无借位取 为有进位(包括C_i输出高电平V_DC表示无进位，C_i输出低电平0表示有进位)，管P_c0源极接直 流电压V_d，使j＝0时C_i输出为上述表示无进位的电平，V_d≠V_DC；㈢最后，将半减器取为半 加器，将A_i，B_i和S_i依次取为被加数，加数和本位和，则采用带通阈加载技术的K值半减器 的构建方法就成为采用带通阈加载技术的K值半加器的构建方法。

(注：参看实施例1，K值半减器和半加器构建方法特征相同的证明)。

3.根据上述技术方案1所述的一种采用带通阈加载技术的K值半减器的构建方法形成 的一种采用带通阈加载技术的K值半减器电路，示如图1，采用带通阈加载技术的K值半减 器电路包括：控制信号形成电路，高值区和高选通电路，低值区和低选通电路，S_i输出电路 和J_i输出电路；参看图1，K值半减器具体电路结构描述如下：

①控制信号形成电路由逻辑值判别门U₀～U_L和CMOS非门M₀～M_L二部分组成，判别 门U₀～U_L分别由区间最小的带通式变阈PMOS管P_b0～P_bL和恒流源I₀～I_L构成，管P_b0～P_bL的带通阈分别为t_b0～t_bL，其中t_b0＝t_/h1，t_bL＝t_hL，即管P_b0和P_bL分别为区间最小的低通式和高 通式变阈PMOS管，管P_b0～P_bL的有效输入都接B_i，管P_b0～P_bL源极接电源V_DC，管P_b0～P_bL漏极分别接恒流源I₀～I_L上端，I₀～I_L上端分别作为U₀～U_L输出v_tg0～v_tgL，恒流源I₀～I_L下 端接地，恒流源电流都是由上端流向下端，v_tg0～v_tgL分别接非门M₀～M_L输入，M₀～M_L输出 分别为v_/tg0～v_/tgL，由此得出互为反相的控制信号v_tg0～v_tgL和v_/tg0～v_/tgL，M₀～M_L工作电压 为V_DC，对每个B_i输入j，j＝0～L，v_tg0～v_tgL中仅v_tgj是高电平，其余输出都是低电平；

②高值区和高选通电路：高选通电路由变阈选通PMOS管P_c1～P_cL，选通受控PMOS管 P_e0和PMOS管P_c0组成；管P_c1～P_cL源极待传低通阈分别为t_/h1～t_/hL，管P_c1～P_cL的有效输入 接A_i，管P_c0～P_cL栅极分别接控制信号v_/tg0～v_/tgL，而其漏极都接管P_e0栅极g_/hj；对每个B_i 输入j，j＝1～L，管P_c1～P_cL中只有一个管P_cj导通，其余管截止，于是在t_/h1～t_/hL中只将t_/hj加载到管P_e0，管P_e0源极接V_DC，其漏极接管P_a00～P_a0L-1源极；高值区电路包括带通变阈PMOS 管P_a00～P_a0L-1和串联二极管D₀₀～D_0L-1，管P_a01～P_a0L-1的高通阈依次为t_h1～t_hL-1，管P_a00的低 通阈为t_/h1，管D₀₀～D_0L-2负极各自接管D₀₁～D_0L-1正极，管P_a00～P_a0L-1有效输入接A_i，管P_a00～ P_a0L-1漏极各自接管D₀₀～D_0L-1的负极，A_i输入为k，当k＝0～j－1且j≠0时，管P_e0导通，将 管P_a00～P_a0L-1源极通过P_e0接通V_DC，高值区电路工作，用管P_e0导通控制高值区(0，j－1)长 度j，j≠0，当k＝j～L时，管P_e0截止，管P_a00～P_a0L-1源极与V_DC断开，高值区电路不工作；

③低值区和低选通电路：低选通电路由变阈选通PMOS管P_d1～P_dL，选通受控PMOS管 P_e1和PMOS管P_d0组成；管P_d1～P_dL-1源极待传高通阈分别为t_h2～t_hL，P_dL源极待传低通阈为 t_/h1；管P_d0～P_dL栅极分别接控制信号v_/tg0～v_/tgL，P_d1～P_dL漏极接管P_e1栅极，P_d1～P_dL有效输 入接A_i；对每个j，j＝1～L－1，管P_d1～P_dL-1中只有一管P_dj导通，其余管截止，在t_h2～t_hL中选取t_hj+1加载到管P_e1，而j＝L，管P_dL导通，t_/h1加载到管P_e1；管P_e1和P_d0漏极接管P_a11～ P_a1L源极，P_e1和P_d0源极接V_DC；当k＝j+1～L且0<j<L时，管P_e1导通，管P_a11～P_a1L源极 通过P_e1接通V_DC，低值区电路工作；低值区电路包括高通变阈PMOS管P_a11～P_a1L和串联二 极管D₁₂～D_1L，管D₁₂～D_1L-1负极各自接管D₁₃～D_1L正极，D_1L负极接D₀₀正极，将D₁₂～D_1L和D₀₀～D_0L-1串联，组成2L－1个串联二极管序列，管P_a11～P_a1L的高通阈各自为t_h1～t_hL，其 有效输入接A_i，管P_a12～P_a1L漏极各自接管D₁₂～D_1L负极，管P_a11漏极接D₁₂正极；当j＝0时， 管P_d0导通，管P_a11～P_a1L源极通过P_d0接通V_DC，高值区电路无效，低值区电路工作且形成 为数字跟随器，用管P_e1和P_d0导通控制低值区(j+1，L)长度L－j，j≠L；当k＝0～j且j≠L时， 管P_e1截止，管P_a11～P_a1L的源极与V_DC断开，低值区电路不工作；对j＝L，当k≠0时，管P_e1截止，而当k＝0时，管P_e1导通，管P_a11～P_a1L全截止，低值区电路无效，高值区电路工作；

④S_i输出电路和J_i输出电路；S_i输出电路由CMOS传输门TG₀～TG_L和恒流源I_Si组成， 传输门TG₁～TG_L输入分别接管P_a00～P_a0L-1漏极，TG₀输入接管P_a1L漏极，TG₀～TG_L输出都 接恒流源I_Si上端，I_Si上端作为S_i输出，I_Si下端接地，TG₀～TG_L的正控制端和负控制端分别 接v_tg0～v_tgL和v_/tg0～v_/tgL，二极管导通压降为V_Don，对每个j，j＝1～L，在TG₁～TG_L中只有 一个TG_j导通，S_i通过导通的TG_j接P_a0j-1漏极，对j＝0，S_i通过导通的TG₀接管P_a1L漏极； 选取V_DC＝LV_Don+△，△为K值存储单元电路特性要求补偿的偏移量；

(注：NMOS管N_tga和PMOS管P_tga的漏极相接、源极也相接，于是构成CMOS传输门 TG_a，管N_tga和P_tga的栅极分别为传输门TG_a的正控制端和负控制端)；

J_i输出电路由PMOS管P_e2和恒流源I_Ci组成，管P_e2源极接V_DC、管P_e2栅极接管P_e0栅 极g_/hj、管P_e2漏极接恒流源I_Ci上端，I_Ci上端作为J_i输出，I_Ci下端接地，管P_c0栅极接v_/tg0， P_c0漏极接P_e0栅极；对j≠0，当k＜j时，管P_e0栅极g_/hj电压V_g/hj＜V_DC，管P_e2导通，J_i输出 为高电平V_DC，表示有借位，当k≥j时，V_g/hj＝V_DC，管P_e2截止，J_i输出为低电平0，表示无 借位；管P_c0源极接直流电压V_DC，使j＝0时J_i输出为上述表示无借位的电平(注：当j＝0时， P_c0导通，P_e0栅极电压V_g/hj等于该直流电压V_DC，使管P_e2截止，J_i输出为高电平V_DC，表示 j＝0时无借位)，所有恒流源电流方向是由上端流向下端。

4、根据上述技术方案3所述的一种采用带通阈加载技术的K值半减器电路相同特征形成 的一种采用带通阈加载技术的K值半加器电路，示如图1，在K值半减器电路图1中，㈠首 先，将U₁～U_L的带通阈分别取为t_bL～t_b1；㈡接着，将借位数J_i取为进位数C_i，除‘j＝0时无 借位取为无进位’之外，将全部有借位取为无进位，无借位取为有进位(包括C_i输出高电平 V_DC表示无进位，C_i输出低电平0表示有进位)，管P_c0源极接直流电压V_d，使j＝0时C_i输出 为上述表示无进位的电平，V_DC－V_d＝1.5伏；(注：j＝0时，P_c0导通，管P_e0栅极电压V_g/hj等 于该直流电压V_d，使管P_e0导通，C_i输出高电平V_DC，表示无进位，即直流电压V_d满足j＝0 时C_i输出电平表示无进位)；㈢最后，将半减器取为半加器，将A_i，B_i和S_i依次取为被加数， 加数和本位和，则采用带通阈加载技术的K值半减器电路就成为采用带通阈加载技术的K值 半加器电路，即图1成为图2。

(注：比较图1、2看出：K值半减器电路图1和K值半加器电路图2结构完全相同，只 是参数的改变：①U₁～U_L的带通阈由t_b1～t_bL改为t_bL～t_b1，②P_c0源极接的直流电压由V_DC改 为V_d，电路各元件和连线完全相同，无丝毫改变，但变量含意按半减器和半加器决定；另外， 因V_tn+∣V_tp∣＜1.5伏，V_g/hj＝V_d时，管P_e0和P_e2导通，V_g/hj＝V_DC时，管P_e0和P_e2截止)。

本发明还有以下技术特征：

(1)根据上述技术方案3所述的一种采用带通阈加载技术的K值半减器的构建方法形 成的一种采用带通阈加载技术的K值半减器电路，示如图1，在图1所示的采用带通阈加载 技术的K值半减器电路中，取K＝10，则得出一种采用带通阈加载技术的10值半减器电路， 示如图3，10值半减器电路包括：控制信号形成电路，高值区和高选通电路，低值区和低选 通电路，S_i输出电路和J_i输出电路；参看图3，10值半减器具体电路结构描述如下：

①控制信号形成电路由逻辑值判别门U₀～U₉和CMOS非门M₀～M₉二部分组成，判别 门U₀～U₉分别由区间最小的带通式变阈PMOS管P_b0～P_b9和恒流源I₀～I₉构成，管P_b0～P_b9 的带通阈分别为t_b0～t_b9，其中t_b0＝t_/h1，t_b9＝t_h9，即管P_b0和P_b9分别为区间最小的低通式和高 通式变阈PMOS管，管P_b0～P_b9的有效输入都接B_i，管P_b0～P_b9源极接电源V_DC，管P_b0～P_b9漏极分别接恒流源I₀～I₉上端，I₀～I₉上端分别作为U₀～U₉输出v_tg0～v_tg9，恒流源I₀～I₉下端 接地，恒流源电流都是由上端流向下端，v_tg0～v_tg9分别接非门M₀～M₉输入，M₀～M₉输出分 别为v_/tg0～v_/tg9，由此得出互为反相的控制信号v_tg0～v_tg9和v_/tg0～v_/tg9，M₀～M₉工作电压为 V_DC，对每个B_i输入j，j＝0～9，v_tg0～v_tg9中仅v_tgj是高电平，其余输出都是低电平；

②高值区和高选通电路：高选通电路由变阈选通PMOS管P_c1～P_c9，选通受控PMOS管 P_e0和PMOS管P_c0组成；管P_c1～P_c9源极待传低通阈分别为t_/h1～t_/h9，管P_c1～P_c9的有效输入 接A_i，管P_c0～P_c9栅极分别接控制信号v_/tg0～v_/tg9，而其漏极都接管P_e0栅极g_/hj；对每个B_i输入j，j＝1～9，管P_c1～P_c9中只有一个管P_cj导通，其余管截止，于是在t_/h1～t_/h9中只将t_/hj加载到管P_e0，管P_e0源极接V_DC，其漏极接管P_a00～P_a08源极；高值区电路包括带通变阈PMOS 管P_a00～P_a08和串联二极管D₀₀～D₀₈，管P_a01～P_a08的高通阈依次为t_h1～t_h8，管P_a00的低通阈 为t_/h1，管D₀₀～D₀₇负极各自接管D₀₁～D₀₈正极，管P_a00～P_a08有效输入接A_i，管P_a00～P_a08漏极各自接管D₀₀～D₀₈的负极；A_i输入为k，当k＝0～j－1且j≠0时，管P_e0导通，将管P_a00～ P_a08源极通过P_e0接通V_DC，高值区电路工作，用管P_e0导通控制高值区(0，j－1)长度j，j≠0， 当k＝j～9时，管P_e0截止，管P_a00～P_a08源极与V_DC断开，高值区电路不工作；

③低值区和低选通电路：低选通电路由变阈选通PMOS管P_d1～P_d9，选通受控PMOS管 P_e1和PMOS管P_d0组成；管P_d1～P_d8源极待传高通阈分别为t_h2～t_h9，P_d9源极待传低通阈为t_/h1； 管P_d0～P_d9栅极分别接控制信号v_/tg0～v_/tg9，管P_d1～P_d9漏极接管P_e1栅极，管P_d1～P_d9有效输 入接A_i；对每个j，j＝1～8，管P_d1～P_d8中只有一管P_dj导通，其余管截止，在t_h2～t_h9中选取 t_hj+1加载到管P_e1，而j＝9，管P_d9导通，t_/h1加载到管P_e1；管P_e1和P_d0漏极接管P_a11～P_a19源 极，管P_e1和P_d0源极接V_DC；当k＝j+1～9且0<j<9时，管P_e1导通，将管P_a11～P_a19源极通 过P_e1接通V_DC，低值区电路工作；低值区电路包括带通变阈PMOS管P_a11～P_a19和串联二极 管D₁₂～D₁₉，管D₁₂～D₁₈负极各自接管D₁₃～D₁₉正极，D₁₉负极接D₀₀正极，将D₁₂～D₁₉和 D₀₀～D₀₈串联，组成17个串联二极管序列，管P_a11～P_a19的高通阈各自为t_h1～t_h9，其有效输 入接A_i，管P_a12～P_a19漏极各自接管D₁₂～D₁₉负极，管P_a11漏极接D₁₂正极；当j＝0时，管 P_d0导通，管P_a11～P_a19源极通过P_d0接通V_DC，高值区电路无效，低值区电路工作且形成为数 字跟随器，用管P_e1和P_d0导通控制低值区(j+1，9)长度9－j，j≠9；当k＝0～j且j≠9时，管P_e1截止，管P_a11～P_a19的源极与V_DC断开，低值区电路不工作；对j＝9，当k≠0时，管P_e1截止， 而当k＝0时，管P_e1导通，管P_a11～P_a19全截止，低值区电路无效，高值区电路工作；

④S_i输出电路和J_i输出电路；S_i输出电路由CMOS传输门TG₀～TG₉和恒流源I_Si组成， 传输门TG₁～TG₉输入分别接管P_a00～P_a08漏极，TG₀输入接管P_a19漏极，TG₀～TG₉输出都接 恒流源I_Si上端，I_Si上端作为S_i输出，I_Si下端接地，TG₀～TG₉的正控制端和负控制端分别接 v_tg0～v_tg9和v_/tg0～v_/tg9，二极管导通压降为V_Don，在TG₁～TG₉中，对每个j，j＝1～9，只有 一个TG_j导通，S_i通过导通的TG_j接P_a0j-1漏极，对j＝0，S_i通过导通的TG₀接管P_a19漏极； 选取V_DC＝9V_Don+△，△为K值存储单元电路特性要求补偿的偏移量；

J_i输出电路由PMOS管P_e2和恒流源I_Ci组成，管P_e2源极接V_DC、管P_e2栅极接管P_e0栅极 g_/hj、管P_e2漏极接恒流源I_Ci上端，I_Ci上端作为J_i输出，I_Ci下端接地，管P_c0栅极接v_/tg0，P_c0漏极接P_e0栅极；对j≠0，当k＜j时，管P_e0栅极g_/hj电压V_g/hj＜V_DC，管P_e2导通，J_i输出为 高电平V_DC，表示有借位，当k≥j时，V_g/hj＝V_DC，管P_e2截止，J_i输出为低电平0，表示无借 位；管P_c0源极接直流电压V_DC，使j＝0时J_i输出为上述表示无借位的电平(也就是使j＝0时 J_i输出为低电平0)；所有恒流源电流方向是由上端流向下端。

(2)、根据上述技术方案(1)所述的一种采用带通阈加载技术的10值半减器电路相同特 征形成的一种采用带通阈加载技术的10值半加器电路，示如图3，在图3所示的采用带通阈 加载技术的10值半减器电路中，㈠首先，将U₁～U₉的带通阈分别取为t_b9～t_b1；㈡接着，将 借位数J_i取为进位数C_i，除‘j＝0时无借位取为无进位’之外，将全部有借位取为无进位， 无借位取为有进位，管P_c0源极接直流电压V_d，使j＝0时C_i输出为上述表示无进位的电平， V_DC－V_d＝1.5伏；㈢最后，将半减器取为半加器，将A_i，B_i和S_i依次取为被加数，加数和本 位和，则采用带通阈加载技术的10值半减器电路就成为采用带通阈加载技术的10值半加器 电路，即图3就成为图4。

(注：比较图3和图4看出：10值半减器电路和10值半加器电路结构完全相同，只是参 数的改变：①U₁～U₉的带通阈由t_b1～t_b9改为t_b9～t_b1，②P_c0源极接的直流电压由V_DC改为V_d， 电路各元件和连线完全相同，无丝毫改变，变量含意按半减器和半加器决定；因V_tn+∣V_tp∣ ＜1.5伏，管P_e0栅极电压V_g/hj＝V_d时，管P_e0导通，V_g/hj＝V_DC时，管P_e0截止；另外，‘J_i输出 高电平V_DC表示有借位’取为‘C_i输出高电平V_DC表示无进位’，‘J_i输出低电平0表示无借 位’取为‘C_i输出低电平0表示有进位’)。

至今K值信息存储研究的比较多，K值信息运算研究的比较少，其原因在于K值信息运 算电路都是按常规基于K值门组成的K值组合逻辑电路的实现方法，其难度十分大，结构十 分复杂；①一般信息运算和信息处理各阶段，都要求管的阈值特性有所不同，常规变阈方法 已不符合需要，本发明采用带通阈加载技术，按信息运算和信息处理各阶段的需求，分阶段 将不同阶段所需带通阈值加载到PMOS管中，使PMOS管有随时可变的带通阈值，这是实现 K值信息运算和信息处理的新方法和新思路；②在带通阈加载技术基础上，在本发明分析K 值半减器和K值半加器的特征和结构的一致性，因K值半减器和半加器有相同的高值区和低 值区，其特征统一，采用带通阈加载技术，二种电路可归为一种电路统一设计，且避开采用 K值组合逻辑门电路实现的传统思维方式，电路结构极大简化；K值半减器和K值半加器是 实现K值加减运算的重要器件，有了K值半减器和K值半加器，K值运算的实现就很容易， 对混沌加密方法和加密电路中K值信息运算和信息处理提供良好基础。

(四)附图说明

图1.为本发明的一种采用带通阈加载技术的K值半减器电路图；

图2.为本发明的一种采用带通阈加载技术的K值半加器电路图；

图3.为本发明的一种采用带通阈加载技术的10值半减器电路图；

图4.为本发明的一种采用带通阈加载技术的10值半加器电路图；

图5.为本发明相关的一种PMOS管带通变阈电路图和带通式变阈PMOS管符号图；

图6.为本发明相关的一种PMOS管高通变阈电路图和高通式变阈PMOS管符号图；

图7.为本发明相关的一种PMOS管低通变阈电路图和低通式变阈PMOS管符号图；

图8.为本发明相关的一种变阈选通PMOS管和选通受控PMOS管及其符号图；

图9.为已有的一种多输出精密镜像恒流源电路图和符号图；

图10.为本发明的10值半减器电路在180～410μs期间的工作波形图，信号电压波形从 上到下先后次序是：A_i、B_i、S_i、J_i和g_/hj；

图11.为本发明的10值半减器电路在180～240μs期间的工作波形图，信号电压波形从 上到下先后次序是：A_i、B_i、S_i、J_i和g_/hj；

图12.为本发明的10值半减器电路在240～300μs期间的工作波形图，信号电压波形从 上到下先后次序是：A_i、B_i、S_i、J_i和g_/hj；

图13.为本发明的10值半减器电路在300～360μs期间的工作波形图，信号电压波形从 上到下先后次序是：A_i、B_i、S_i、J_i和g_/hj；

图14.为本发明的10值半减器电路在350～410μs期间的工作波形图，信号电压波形从 上到下先后次序是：A_i、B_i、S_i、J_i和g_/hj；

图15.为本发明的10值半减器在180～410μs期间电路控制信号波形图，信号电压波形 从上到下先后次序是：A_i、B_i、v_tg9、v_tg8、v_tg7、v_tg6、v_tg5、v_tg4、v_tg3、v_tg2、v_tg1、v_tg0；

图16.为本发明的10值半加器电路在180～410μs期间的工作波形图，信号电压波形从 上到下先后次序是：A_i、B_i、S_i、C_i和g_/hj；

图17.为本发明的10值半加器电路在180～240μs期间的工作波形图，信号电压波形从 上到下先后次序是：A_i、B_i、S_i、C_i和g_/hj；

图18.为本发明的10值半加器电路在240～300μs期间的工作波形图，信号电压波形从 上到下先后次序是：A_i、B_i、S_i、C_i和g_/hj；

图19.为本发明的10值半加器电路在300～360μs期间的工作波形图，信号电压波形从 上到下先后次序是：A_i、B_i、S_i、C_i和g_/hj；

图20.为本发明的10值半加器电路在350～410μs期间的工作波形图，信号电压电压波 形从上到下先后次序是：A_i、B_i、S_i、C_i和g_/hj；

图21.为本发明的10值半加器在180～410μs期间电路控制信号波形图，信号电压波形 从上到下先后次序是：A_i、B_i、v_tg9、v_tg8、v_tg7、v_tg6、v_tg5、v_tg4、v_tg3、v_tg2、v_tg1、v_tg0；

(五)具体实施方式

下面通过实施例对本发明作进一步的说明：

实施例1：本发明的K值半减器和半加器构建方法特征相同的证明：

(1)K值半减器特征：A_i为被减数，B_i为减数，S_i为本为差，J_i为借位数，令A_i＝k，B_i＝j，

对确定的j＝1～L，当k＜j时，S_i＝K+k－j＞k，即S_i＞A_i；当k＝j时，S_i＝0；当k＞j且j≠ L时，S_i＝k－j＜k，即S_i＜A_i，当j＝L时，不存在k＞j；对确定的j＝0，S_i＝A_i；对j≠0，当k ＜j时，有借位，当k≥j时，无借位，对j＝0，无借位；

(2)K值半加器特征：A_i为被加数，B_i为加数，S_i为本为和，C_i为进位数，令A_i＝k，B_i＝ n，对确定的n，n＝1～L，当k+n＜K时，S_i＝k+n＞k，即S_i＞A_i，当k+n＝K时，S_i＝0，当k+n ＞K且n≠1时，S_i＝k+n－K＜k，即S_i＜A_i，当n＝1时，不存在k+n＞K；对确定的n＝0，S_i＝A_i； 对n≠0，当k+n＜K时，无进位，当k+n≥K时，有进位，对n＝0，无进位；

在(1)K值半减器特征中，对j＝1～L，取j＝K－n，对j＝0，取n＝0，除‘j＝0，无借位 取为无进位’之外，将全部无借位取为有进位，有借位取为无进位，于是由(1)得出与(2) K值半加器完全相同的结果：对确定的n，n＝1～L，当k＜K－n时，S_i＝k+n＞k，即S_i＞A_i， 当k＝K－n时，S_i＝0，当k＞K－n且n≠1时，S_i＝k－K+n＜k，即S_i＜A_i，当n＝1时，不存 在k+n＞K；对确定的n＝0，S_i＝A_i；对n≠0，当k＜K－n时，无进位，当k≥K－n时，有进 位，对n＝0，无进位；

在(2)K值半加器特征中，对n＝1～L，取n＝K－j，对n＝0，取j＝0，除‘n＝0，无进 位取为无借位’之外，将全部无进位取为有借位，有进位取为无借位，由(2)得出与(1) K值半减器完全相同的结果；

上段描述看出：K值半减器的特征和K值半加器的特征一致，因此在K值半减器的构建 方法中：㈠首先，将U₁～U_L的带通阈依次取为t_bL～t_b1，体现对j＝1～L，取n＝K－j，㈡接着， 将借位数J_i取为进位数C_i，除‘j＝0时无借位取为无进位’之外，将全部有借位取为无进位， 将无借位取为有进位，㈢最后，将半减器取为半加器，将A_i，B_i和S_i依次取为被加数，加数 和本位和，则K值半减器的构建方法就形成为K值半加器的构建方法。

实施例2：K值半减器S_i输出情况说明：

当j≠0且k＝1～j－1时，管P_e0导通，管P_e0漏极电压V_Pe0＝V_DC，低值区电路无效；当 k＝j－1时，管P_a0j-1导通，S_i通过TG_j和P_a0j-1接V_Pe0，S_i输出电压V_Si＝V_DC，即S_i＝L；当k＝j －2时，管P_a0j-2、D_0j-1导通，管P_a0j-1截止，S_i通过TG_j、P_a0j-2、D_0j-1接V_Pe0，S_i和V_Pe0间有1 个二极管D_0j-1，V_Si＝V_DC－V_Don，即S_i＝L－1；当k＝j－3时，管P_a0j-3、D_0j-1、D_0j-2导通，管 P_a0j-1和P_a0j-2截止，S_i通过TG_j、P_a0j-3、D_0j-1、D_0j-2接V_Pe0，S_i和V_Pe0间有2个二极管，V_Si＝V_DC－2V_Don，即S_i＝L－2；‥…，当k＝1时，管P_a01、D₀₂～D_0j-1导通，管P_a02～P_a0j-1截止，S_i通 过TG_j、P_a01、D₀₂～D_0j-1接V_Pe0，S_i和V_Pe0间有(j－2)个二极管，V_Si＝V_DC－(j－2)V_Don，即S_i＝ L－j+2；当k＝0时，管P_a00、D₀₁～D_0j-1导通，管P_a01～P_a0j-1截止，S_i通过TG_j、P_a00、D₀₁～ D_0j-1接V_Pe0，S_i和V_Pe0间有(j－1)个二极管，V_Si＝V_DC－(j－1)V_Don，即S_i＝L－j+1；

当k＝j+1～L且0<j<L时，管P_e1导通，P_e1漏极电压V_Pe1＝V_DC，管P_e0截止，仅低值区 电路工作，高值区电路不工作，当k＝L时，管P_a1L、D₀₀～D_0j-1导通，S_i通过TG_j、P_a1L、D₀₀～ D_0j-1接V_Pe1，S_i和V_Pe1间有j个二极管，V_Si＝V_DC－jV_Don，，即S_i＝L－j；当k＝L－1时，管P_a1L-1、 D_1L、D₀₀～D_0j-1导通，管P_a1L截止，S_i通过TG_j、P_a1L-1、D_1L、D₀₀～D_0j-1接V_Pe1，S_i和V_Pe1间有(j+1)个二极管，V_Si＝V_DC－(j+1)V_Don，即S_i＝L－(j+1)；当k＝L－2时，管P_a1L-2、D_1L-1、 D_1L、D₀₀～D_0j-1导通，管P_a1L-1、P_a1L截止，S_i通过TG_j、P_a1L-2、D_1L-1、D_1L、D₀₀～D_0j-1接V_Pe1， S_i和V_Pe1间有(j+2)个二极管，V_Si＝V_DC－(j+2)V_Don，即S_i＝L－(j+2)；‥‥‥‥，当k＝j+2时， 管P_a1j+2、D_1j+3～D_1L、D₀₀～D_0j-1导通，管P_a1j+3～P_a1L截止，S_i通过P_a1j+2、D_1j+3～D_1L、D₀₀～ D_0j-1接V_Pe1，S_i和V_Pe1间有(L－2)个二极管，V_Si＝V_DC－(L－2)V_Don＝2V_Don+△，即S_i＝2；当 k＝j+1时，管P_a1j+1、D_1j+2～D_1L、D₀₀～D_0j-1导通，管P_a1j+2～P_a1L截止，S_i通过P_a1j+1、D_1j+2～ D_1L、D₀₀～D_0j-1接V_Pe1，S_i和V_Pe1间有(L－1)个二极管，V_Si＝V_DC－(L－1)V_Don＝V_Don+△，即 S_i＝1(注：当j＝L时，该段落已失去作用，应全部栅去，仅有前段落‘j≠0且k＝1～j－1’， 前段落末为：当k＝0时，V_Si＝V_DC－(L－1)V_Don＝V_Don+△，即S_i＝1。为了简化电路，还可栅 去低选通电路管P_d0～P_dL和P_e1，将管P_a11～P_a1L源极接到V_DC，不影响上述j≠0且k≠j的S_i输出情况，当k＝j时，S_i通过导通的P_a1j、D_1j+1～D_1L、D₀₀～D_0j-1接V_Pe1，S_i和V_Pe1间有L个 二极管，V_Si＝V_DC－LV_Don＝△，即S_i的0电平V_Si(0)＝△，因△很小，实际上也可行)。

此外，当k＝j时，管P_e0和P_e1截止，S_i与V_DC断开，V_Si＝0，即S_i＝0。

当j＝0时，S_i通过导通的TG₀接P_a1L的漏极，高值区电路失效，低值区电路成为数字跟 随器，实现S_i＝A_i，当A_i依次为0～L时，S_i依次为0～L；按上述相同方法分析S_i输出情况： 参考上述k＝j+1～L段落，栅去其中D₀₀～D_0j-1，取j＝0，例如，当k＝L时，管P_a1L、S_i通过 TG₀、P_a1L接V_Pe1，S_i和V_Pe1间有0个二极管，V_Si＝V_DC－0V_Don，即S_i＝L，‥…，不再赘述； 或参考专利201310211023.2(任意K值和8值DRAM的写入电路和读出电路)。

实施例3：本发明的PMOS管带通、高通和低通变阈电路功能的说明：

参考[1]专利201110291038.5‘PMOS管带通-带阻和高通-低通变阈电路’(发明内容，附 图和实施例1等)，专利[2]201110280921.4‘嵌入DRAM存储矩阵的8值存储单元的8值信 息刷新方法及相关电路’(附图和实施例4等)，按本发明的特点变阈电路描述如下：

〔1〕PMOS管带通变阈电路：将专利[1]或[2]图6重画到本发明专利图5，其中PMOS 管Q₂、Q₄、Q₅、Q_B1依次改写为P₂、P₄、P₅、P_b1，NMOS管Q₁、Q₃依次改写为N₁、N₃，V_x改写为V_in，记v_bx1＝V_ex1+V_DC＝V_ref1+V_tn1+∣V_tp2∣，v_bx0＝V_ex0+V_DC＝V_ref0－V_tn3－∣V_tp4∣； 管N₁和P₄栅极接输入in，输入in电压为V_in，管N₃和P₂栅极分别接参考电压V_ref0和V_ref1； 首先分析管N₁、P₂支路，仅当管N₁和P₂的二栅压差V_g1－V_g2＝V_in－V_ref1＝V_gs1+V_sg2＞ V_tn1+∣V_tp2∣时(即V_in＞v_bx1)，管N₁、P₂支路导通，否则，该支路截止；再分析管N₃、P₄支路，仅当管N₃和P₄的二栅压差V_g3－V_g4＝V_ref0－V_in＞V_tn3+∣V_tp4∣时(即V_in＜v_bx0)，管 N₃、P₄支路导通，否则，该支路截止。带阻输出v_/dvi～j经过PMOS非门产生带通输出v_dvi～j， 该非门由管P₅和电阻R₀构成；v_dvi～j输送到受控PMOS管P_b1栅极，管P_b1源极接V_DC，管 P_b1漏极接外电路；由此得出：当v_bx1＞V_in＞v_bx0(V_in带区间内)时，管N₁、P₂支路和管N₃、 P₄支路都截止，电阻R₁的电流为0，v_/dvi～j＝V_DC，于是P₅截止，v_dvi～j＝V_D＜V_DC，使管P_b1导 通；因in输入K值信号，仅当in＝i～j时，P_b1导通；in带区间为(i，j)；in≠i～j时，P_b1截 止；接有带通变阈电路的PMOS管P_b1称为带通式变阈PMOS管P_b1；记t_bi～j＝(i，j)，t_bi～j为 带通阈，vt_bi～j为带通阈值电压，vt_bi～j＝(vt_bi－，vt_bj+)，可选取vt_bj+＝(V_in(j+1)+V_in(j))/2，vt_bi－＝(V_in(i)+ V_in(i－1))/2，满足vt_bi－＜V_in＜vt_bj+时，P_b1导通，否则，P_b1截止；用t_bi～j或vt_bi～j标在管P_b1有效输入旁，图5右侧P_b1有效输入用小方形表示(普通PMOS管栅极用小圆形表示，有所 区分)，有效输入接输入in(in接N₁和P₄栅极)，称此输入为带通变阈型PMOS管P_b1有效 输入；j＝i时带区间最小(只有一个值i)，t_bi～j＝t_bi＝i，vt_bi～j＝vt_bi，最小带区间的带通式变阈PMOS 管P_b1称为区间最小的带通式变阈PMOS管P_b1。

注：⑴逻辑值k无噪声的逻辑电平简称为k电平，in的k电平记为V_in(k)；in逻辑值为k 表示为in＝k；简记‘in＝i，i+1，i+2‥…，j－1，j’为in＝i～j，例如，t_b2～5＝(2，5)，in取带区 间(2，5)内的2、3、4、5，简记为in＝2～5，依此类推；⑵电阻R₀可用NMOS管N₀代替， 将管N₀和P₅构成CMOS反相器(P₅和N₀栅极接栅极，漏极接漏极，N₀源极接V_D)；⑶NMOS 和PMOS管的栅极有很小的阈值模糊区(转折区)，管的导通和截止要求栅极电压在转折区外， 在很小转折区内不能确定管的导通和截止，上述vt_bi－和vt_bj+选取为二电平的中间值，抗干扰 能力最强；⑷图5中管N₁、P₂支路和管N₃、P₄支路各自对称为高通支路和低通支路。

〔2〕PMOS管高通变阈电路：删去图5中低通支路的管N₃、P₄及其连线(注：当V_ref0＝0时，管N₃、P₄支路永远截止，失去作用，栅去)，得出图6所示的高通变阈电路，分析管 N₁、P₂支路，当管N₁和P₂的栅极电压差V_in－V_ref1＞V_tn1+∣V_tp2∣时(即V_in＞v_bx1)，管N₁、 P₂支路导通，否则，管N₁、P₂支路截止；因in输入为K值信号，仅当in≥i(in＝i～L)时， 管N₁、P₂支路导通，于是v_dvi～L为低电平，使受控PMOS管P_b1导通；接有高通变阈电路的 PMOS管P_b1称为高通式变阈PMOS管，因为最高逻辑值为L，记t_hi＝(i，L)，t_hi称为高通阈， vt_hi表示V_in＞vt_hi时管P_b1导通，用t_hi或vt_hi标在管P_b1有效输入旁；i＝L时高区间最小，t_hi＝t_hL， vt_hi＝vt_hL；最小高区间的高通式变阈PMOS管P_b1称为区间最小的高通式变阈PMOS管P_b1。

〔3〕PMOS管低通变阈电路：删去图5中高通支路的管N₁、P₂及其连线(注：当V_ref1＝V_DC时，管N₁、P₂支路永远截止，失去作用，栅去)，得出图7所示的低通变阈电路，分 析管N₃、P₄支路，当管N₃和P₄的栅极电压差V_ref0－V_in＞V_tn3+∣V_tp4∣时(即V_in＜v_bx0)，管 N₃、P₄支路导通，否则，管N₃、P₄支路截止，因in输入K值信号，仅当in≤j(in＝0～j) 时，P_b1导通(因P₅导通，P₅漏极v_/dv0～j为高电平，v_/dv0～j接到由P₆和N₇组成的CMOS非门 输入，则该非门输出v_dv0～j为低电平，v_dv0～j使受控PMOS管P_b1导通)；接有低通变阈电路的 PMOS管P_b1称为低通式变阈PMOS管，记t_/hj+1＝(0，j)，t_/hj+1称为低通阈，vt_/hj+1表示V_in＜ vt_/hj+1时管P_b1导通；用t_lj或vt_lj标在管P_b1有效输入旁；j＝0时低区间最小，t_/hj+1＝t_/h1，vt_/hj+1＝vt_/h1， 最小低区间的低通式变阈PMOS管P_b1称为区间最小的低通式变阈PMOS管P_b1。

注：⑴将PMOS管的衬底接电源电压V_DC(最高电位是V_DC)，将NMOS管的衬底接地 (最低电位是地)；若改用最低电位V_min比地电位低，改用最高电位V_max比V_DC电位高，则 PMOS管的衬底改接V_max，NMOS管的衬底改接V_min，为观察方便，图中略去衬底的连接不 画；⑵改变参考电压V_ref0和V_ref1可分别调节v_bx0和v_bx1的大小，从而分别实现上述带通阈， 高通阈和低通阈的调节，以满足各种实际需求。

实施例4：本发明的采用带通阈加载技术、变阈选通PMOS管和选通受控PMOS管的说明：

当j值改变时，高值区和低值区长度都要求管P_e0和P_e1阈值特性随新阈值加载而改变， 一般信息处理各阶段，都要求管(如P_e0和P_e1)的阈值特性有所不同；图5，6和7中输出 v_dv0～j都是直接输送到受控PMOS管P_b1栅极，阈值固定不变，不能满足随时改变要求；本发 明将图5中虚框内电路重画为8图中，8图输出v_dvi～j通过管P_c1源漏极输送到受控PMOS管 P_b1栅极，v_dvi～j接管P_c1源极，管P_c1漏极接管P_b1栅极，管P_c1栅极接控制信号v_tg，在v_tg低 电平作用下，管P_c1导通，于是v_dvi～j通过导通管P_c1源漏极输送到受控PMOS管P_b1的栅极， 使受控PMOS管P_b1具有带通阈为t_bi～j的特性；接有带通变阈电路的PMOS管P_c1称为变阈 选通PMOS管P_c1，而管P_b1称为选通受控PMOS管，按图8右部所示的符号图，有效输入in 接小方形侧边，管P_c1源极接小方形下边，管P_c1源极标记源极待传带通阈t_bi～j，当控制信号 v_tg驱动管P_c1导通，由导通的管P_c1将带通阈t_bi～j加载到管P_b1，加载就是使选通受控管P_b1具有带通阈t_bi～j的特性：当in＝i～j时管P_b1导通，否则，管P_b1截止。当加载到管P_b1的带通 阈要求随时可变时，可采用多个变阈选通PMOS管分时加载到选通受控管P_b1，例如，图3 所示的变阈选通PMOS管P_c1～P_c9，管P_c1～P_c9的有效输入接A_i，而其漏极都接选通受控管 P_e0栅极g_/hj，管P_c0～P_c9栅极分别接控制信号v_/tg0～v_/tg9，管P_c1～P_c9源极待传低通阈分别为 t_/h1～t_/h9；对每个j，j＝1～9，管P_c1～P_c9中只有一个管P_cj导通，其余管截止，于是在t_/h1～t_/h9中只将t_/hj加载到管P_e0；图5～8中V_DC－V_D＝1.5伏。

低通阈t_/hj和高通阈t_hj+1都属于带通阈，带通阈t_bi～L表示导通区间是(i，L)，高通阈t_hi表示导通区间也是(i，L)，即t_bi～L＝t_hi；带通阈t_b0～j-1表示导通区间是(0，j－1)，低通阈t_/hj表示导通区间也是(0，j－1)，即t_b0～j-1＝t_/hj，因此t_/hj和t_hj+1为特殊的带通阈t_b0～j-1和t_bj+1～L， 高通阈t_hi和低通阈t_/hj可分别称为带通阈t_bi～L和t_b0～j-1，高通阈为t_hi的高通式变阈PMOS管和 低通阈为t_/hj的低通式变阈PMOS管可分别称为带通阈为t_bi～L和t_b0～j-1带通式变阈PMOS管， 另外，参看图5～8，一个带通式变阈PMOS管所属的变阈电路内含有二个驱动输出v_dvi～j和 v_/dvi～j，可同时实现带通阈t_bi～j和带阻阈t_/bi～j，因此，对同一有效输入in，带通阈t_bi～j的带通 式变阈PMOS管、带阻阈t_/bi～j的带阻式变阈PMOS管、及有同一带通阈或带阻阈的变阈选通 PMOS管都共用同一变阈电路；高通式和低通式变阈PMOS管归为特殊的带通式变阈PMOS 管，具有同样的共用性能，不再赘述。例如，图1中标t_/h2或t_h2的管P_c2、P_a02、P_d1和P_a12共 用同一变阈电路，由同一变阈电路分别驱动4个PMOS管，从而简化电路。

实施例5：其它说明：

J_i输出电路中管P_e2和控制信号形成电路中管P_b0～P_bL有电平转换作用，将变化幅度小的 管栅极驱动电压转换变化幅度大的输出电压(输出在0和V_DC间变化)，例如，图11～14看 出，管P_e2栅极驱动电压g_/hj幅度小，而输出J_i幅度大，g_/hj和J_i相互反相。

NMOS管N_tga和PMOS管P_tga的漏极相接、源极相接，则构成CMOS传输门TG_a，管 N_tga和P_tga的栅极分别为TG_a的正控制端和负控制端，当TG_a正和负控制端分别为V_DC和0 时，TG_a导通，而正和负控制端分别为0和V_DC时，TG_a截止；所用恒流源参看图9所示的 已有的一种多输出精密镜像恒流源电路图和符号图，为降低功耗和提高性能等，恒流源电流 按实际可能性取较小值；所用二极管为硅二极管，导通压降为V_Don，导通电流按实际可能性 取较小值；V_DC＝LV_Don+△，△为K值存储单元电路特性要求补偿的偏移量。

实施例6：对图3和4的Pspice计算机模拟波形图10～21的说明。

图3为本发明的10值半减器电路图，对图3进行Pspice计算机模拟，①首先模拟出图 10所示的10值半减器电路在180～410μs期间的信号电压工作波形图，可整体观察其工作过 程，波形从上到下先后次序是：A_i、B_i、S_i、J_i和g_/hj，其中A_i是周期为16μs的周期信号， 在周期为16μs内A_i由0依次升到9，再由2依次升到7，B_i是周期为100μs的周期信号， 在周期为100μs内B_i由0依次升到9；②为清晰检验A_i和B_i所有可能值时的减法运算的结 果，将图10横轴放大，得出180～240μs、240～300μs、300～360μs和350～410μs期间 的波形图，分别示如图11、12、13和14，依次观察图11～14，并在A_i和B_i稳定时刻检验， 当B_i＝0时，对A_i分别为0～9十种情况检验得出，S_i＝A_i，J_i＝0；当B_i＝1，同上方式检验得出， 当A_i≥1时，S_i＝A_i－1，J_i＝0，当A_i＝0时，S_i＝9，J_i＝9；当B_i＝2时，检验得出，当A_i≥2时， S_i＝A_i－2，J_i＝0，当A_i＜2时，S_i＝A_i+8，J_i＝9；‥‥‥当B_i＝8时，检验得出，当A_i≥8时，S_i＝A_i －8，J_i＝0，当A_i＜8时，S_i＝A_i+2，J_i＝9；当B_i＝9时，检验得出，当A_i＝9时，S_i＝0，J_i＝0，当 A_i＜9时，S_i＝A_i+1，J_i＝9；J_i＝9表示有借位，J_i＝0表示无借位，g_/hj和J_i分别是管P_e2栅极输入 和漏极输出，观察图11～14看出，g_/hj幅度小，J_i幅度大，g_/hj和J_i相互反相；检验表明10值 半减器电路图3满足10值减法运算的结果；图15为本发明的一种10值半减器在180～410 μs期间电路控制信号波形图，波形从上到下先后次序是：A_i、B_i、v_tg9、v_tg8、v_tg7、v_tg6、v_tg5、 v_tg4、v_tg3、v_tg2、v_tg1、v_tg0，在控制信号作用下，完成上述运算，其中V_DC＝6.5V，V_d＝5V。

图4为本发明的10值半加器电路图，对图4进行Pspice计算机模拟，①首先模拟出图 16所示的10值半加器电路在180～410μs期间的信号电压工作波形图，可整体观察其工作过 程，波形从上到下先后次序是：A_i、B_i、S_i、C_i和g_/hj，其中A_i和B_i周期和波形与前述10值 半减器相同；②为能清晰的检验A_i和B_i所有可能值时的加法运算的结果，将图16横轴放大， 得出180～240μs期间、240～300μs期间、300～360μs期间和350～410μs期间的信号电 压工作波形图，分别示如图17、18、19和20，依次观察图17～20，并在A_i和B_i稳定时刻检 验，当B_i＝0时，对A_i分别为0～9十种情况检验得出，S_i＝A_i，C_i＝9；当B_i＝1，检验得出，当 A_i＜9时，S_i＝A_i+1，C_i＝9，当A_i＝9时，S_i＝0，C_i＝0；当B_i＝2时，检验得出，当A_i＜8时，S_i＝A_i+2， C_i＝9，当A_i≥8时，S_i＝A_i－8，C_i＝0；‥‥‥当B_i＝8时，检验得出，当A_i＜2时，S_i＝A_i+8， J_i＝9，当A_i≥2时，S_i＝A_i－2，C_i＝0；当B_i＝9时，检验得出，当A_i＝0时，S_i＝9，C_i＝9，当A_i≥1时，S_i＝A_i－1，C_i＝0；C_i＝9表示无进位，C_i＝0表示有进位，g_/hj和C_i分别是管P_e2栅极输 入和漏极输出，观察图17～20看出，g_/hj幅度小，C_i幅度大，g_/hj和C_i相互反相；检验表明 10值半加器电路图4满足10值加法运算的结果。图21为本发明的一种10值半加器在180～ 410μs期间电路控制信号波形图，波形从上到下先后次序是：A_i、B_i、v_tg9、v_tg8、v_tg7、v_tg6、 v_tg5、v_tg4、v_tg3、v_tg2、v_tg1、v_tg0，在控制信号作用下，完成上述运算，注意图21与图15控制 信号波形不同，二图中v_tg9～v_tg1波形有差别，符合10值半减器和半加器特点。

实施例7：PMOS管带通、高通、低通变阈电路和神经元MOS管控制阈值技术比较。

阈值电压取为管导通和截止间的转折区的中点，实际上转折区内不能区分MOS管导通 和截止，故转折区可视为阈值模糊区；由此得出，⑴PMOS管高通变阈电路的等效阈值模糊 区不随K值增大而变化，它对K值信号输入分辨能力比神经元MOS管高(神经元MOS管 等效阈值模糊区随K值增大而增大)，允许信号输入相对标准值有一定的偏离；⑵PMOS管 高通变阈电路尽管用了2(或4)个MOS管和1个电阻R₁，但几个MOS管占硅片面积比神 经元MOS管电容小很多，R₁(可用恒流源代替)是形成受控PMOS管导通的驱动信号，对 R₁精度要求极低；而神经元MOS管利用电容偶合改变阈值电压，对电容精度要求很高，增 加实现的难度；⑶PMOS管高通变阈电路输入电容比神经元MOS管输入电容小很多，高频性 能较好。神经元MOS管控制阈值技术有很大的缺点；神经元MOS管已有如下公式：

$V_{\mathrm{fg}}=(Q_0+C_1{V}_1+\underset{j=2}{\overset{n}{\Sigma }}{C}_j{V}_j)/C_{\mathrm{TOT}},C_{\mathrm{TOT}}=C_0+\underset{i=1}{\overset{n}{\Sigma }}{C}_i{V}_j---\left(14\right)$

其中V_fg为浮栅电压，V₁为信号输入栅电压，V_j为控制栅电压，根据需求的阈值选直流电 压V_j(j＝2，3，4…,n)，式(14)只有V_fg和V₁二个变量，微分得出，dV_fg＝(C₁/C_TOT)dV₁； 浮栅阈值模糊区宽度ΔV_fg和输入栅的阈值模糊区宽度ΔV₁满足，

ΔV_fg＝(C₁/C_TOT)ΔV₁，ΔV₁＝(C_TOT/C₁)ΔV_fg                       (¹⁵)

随K值增加，需要改变输入栅阈值的个数增多，要求的比值C_TOT/C₁增大，而式(15) 中ΔV₁是ΔV_fg的C_TOT/C₁倍，宽度ΔV_fg是确定的，于是ΔV₁增大，由此表明：随K值增加，① 输入栅的阈值模糊区宽度ΔV₁增大，使输入栅K值信号分辨能力降低，不利于大K值时使用； ②比值C_TOT/C₁增大，C₁不能减小，则所有控制栅电容占硅片面积增大；例如10值电路， K＝10，C₀＝C_fg＝30fF，C₁＝0.8pF，计算得出输入控制栅总电容为9.37pF (C_TOT＝11.33C₁)；浮栅NMOS管控制栅和浮栅间SiO₂厚度为35nm，对应的单位电容为 1fF/μm²，9.37pF电容占用硅片面积9370μm²，一个NMOS管约占30μm²，一个神经元MOS 管的9.37pF的电容占用约312个NMOS管的面积，即控制栅电容占硅片面积很大。随半导 体集成电路技术的发展，MOS管尺寸越来越小，神经元MOS管控制栅电容面积对NMOS管 的面积比必然越来越大。③神经元MOS管栅极回路加入过多的电容对高频性能是有害的， 特征尺寸减小和金属连线高宽比增加导致互连电容增大，引起多栅极间串扰问题，而且寄生 电容加大，产生额外的互连延时和功耗，表明加入过多的电容对高频性能是有害的。④神经 元MOS管浮栅电容漏电不能略去。普通的非易失性存储器在漏电流为2.85x10^-22 A的情况下， 阈值电压降低3V总共需要10年。随K值增加，要求阈值电压降低幅度很小，显然不允许降 低3V，表明‘神经元MOS管基于浮栅电容漏电为0’是理想的和不现实的。⑤神经元CMOS 反相器对二值信号静态功耗为0，随K值增加，K值信号中存在NMOS管和PMOS管同时导 通的状态，结果静态功耗更大，只有K值信号最大和最小值时不同时导通，静态功耗为0； ⑥神经元CMOS跟随器输出常为电容负载，输出电压升降轨迹不同，有很大的回差电压，不 利于K值电路中使用。神经元MOS管阈值模糊区宽度为ΔV₁，K值大时ΔV₁按式(15)增大 C_TOT/C₁倍，ΔV₁可能接近或超过K值信号的阶梯电压，使神经元MOS管失效。