利用电路三要素理论的主从跟随器型单边沿K值触发器的构建方法及其电路

摘要

本发明公开一种利用电路三要素理论的主从跟随器型单边沿K值触发器的构建方法及其电路；利用电路三要素理论得出一种用数字跟随器和模拟跟随器混合组成的主从跟随器型单边沿K值触发器，采用与众不同的3拍的工作方式，时钟下降沿触发，在8种最佳编码下均得出相同的最简元件级电路结构，因从跟随器是1个NMOS管源级跟随器，随K值增大，K＝4，5，6，…，仅主跟随器结构规模变大，其余电路结构不变，主跟随器采用高通变阈型PMOS管构成的数字跟随器，具有输出逻辑电平钳位功能，抗干扰能力强；主从跟随器型单边沿K值触发器电路结构简单，可作为K值SSRAM的K值静态存储单元；可用于FPGA、CPLD、半或全制定ASIC和存储器等VLSI及其它数字IC技术领域。

说明书

(一)技术领域

本发明属于数字集成电路领域，具体地说是一种利用电路三要素理论的主从跟随器型单 边沿K值触发器的构建方法及其电路。

(二)背景技术

随着MOS集成电路技术的飞速发展，集成规模越来越大，集成度越来越高，VLSI(超 大规模集成电路)出现一些不足：①首先在VLSI基片上，布线却占用70℅以上的硅片面积； 在可编程逻辑器件中也需有大量可编程内部连线，将各逻辑功能块或输入/输出连接起来，完 成特定功能的电路，布线(包括编程连接开关)占了材料很大的成本。减少布线成本的比重 成为十分重要的问题。②从信息传输方面看，采用多值信号可减少连线数；对每根连线传输 数字信息，二值信号是携带信息量最低的一种，多值信号携带信息量大于二值信号。③从信 息存储方面看，采用多值信号可提高信息存储密度，特别是用MOS管栅极电容存储信息， 同一栅极电容存储多值的信息量比存储二值大，多值DRAM比二值DRAM可大大提高信息 存储密度。目前多值器件的研制已广泛开展，东芝与美国SanDisk通过采用43nm工艺和 2bit/单元多值技术实现16gbitNAND闪存。三星开发8Gbit产品采用63nm的CMOS技术 和2bit/单元的多值技术。4值存储器的研制成功和商品化是多值研究的重要的一步，多值器 件的研制需要控制或改变管的开关阈值V_tn。

MOS型RAM又分为静态随机存取存储器SRAM和动态随机存取存储器DRAM两种。 DRAM为了及时补充电容漏掉的电荷以避免存储的信号丢失，必须定时用刷新电路给栅极存 储电容补充电荷。SRAM没有刷新电路，速度较高，而同步SRAM比异步SRAM更快，K 值同步SRAM的存储单元是记忆一位K进制信息的存储单元，K为大于3的正整数。

单边沿K值触发器是记忆K进制信息的存储器件，也是构成K值时序电路的基本逻辑 单元。单边沿K值触发器基本性质：①有K个稳定状态：状态0，状态1，状态2，……， 状态L，L＝K－1；②在时钟脉冲cp下降沿(或上升沿)作用下，接收外输入K值信号，从 K个稳定状态中的一稳定状态转变到另一稳定状态；③cp下降沿(或上升沿)过去后，将接 收的新状态保持下来，直到下一个cp下降沿(或上升沿)来到。当K较大时，K值同步SRAM 的存储单元和K值单边沿触发器的构成都必须利用变阈技术。现有技术和存在问题：

1.在实现多值电路中(K≥3)，已有半导体制造工艺控制MOS管阈值技术有很大缺点： ①控制阈值的幅度有限(因离子注入浓度是有限的)，而且工艺中控制阈值幅度常会改变MOS 管的性能，由此实现的电压型多值电路不大于4值电路，更多值电路应用较困难。②只能控 制阈值的幅度，不能改变MOS管开启性质(如高通，低通，带通，带阻4种变阈性质)，而多 值电路须有4种变阈性质的MOS管，才能使电路结构最简。③需要增加离子注入额外工序， 只能在半导体制造工艺中控制阈值，既增加工艺复杂性，又不能由用户来控制阈值。

2.在实现多值电路中，已有神经元MOS管控制阈值技术有很大缺点：①随K值增加， ‘单个神经元MOS管的输入栅和控制栅电容占硅片面积’对‘单个MOS管占硅片面积’的 比值越来越大，如十倍，百倍或更高；②随K值增加，‘输入栅的阈值模糊区(转折区)宽度ΔV₁’ 对‘浮栅阈值模糊区(转折区)宽度ΔV_fg’的比值(ΔV₁/ΔV_fg＝C_TOT/C₁)越来越大，因ΔV_fg是一 定的，输入栅的阈值模糊区ΔV₁宽度越来越大，使输入栅K值信号分辨能力越来越降低，且 对电容精度要求高，不利于或不能可靠的实现K值大的多值电路；③不能改变阈值控制特性 (如带通、带阻的控制阈值方式)，对简化K值电路不利；④随K值的增加，比值(C_TOT/C₁) 变大，输入栅和控制栅电容增加，使高频性能快速下降；⑤随K值的增加，浮栅电容漏电不 能略去，且有多值信息刷新很困难。⑥神经元CMOS反相器仅对二值信号静态功耗为0，对 大K值，存在NMOS管和PMOS管同时导通的状态，静态功耗反而更大；神经元CMOS跟 随器输出常为电容负载，其输出电压升降轨迹不同，有很大的回差电压，不利于多值电路。

3.K值静态触发器电路有K个稳态，能在外信号作用下，从原稳态过渡到新稳态，一 般只少要用2个K值门电路交叉连接组成，形成直流反馈闭合环路，使保持确定的稳态K个 之一；类似二值单边沿触发器，静态K值单边沿触发器只少要用6个多值门电路，很难用2 个K值门电路实现。K值门电路构成比二值门复杂，尚无2个K值门电路配合其它结构简单 电路构成的K值单边沿静态触发器，这是一难题，本发明解决。注：稳定状态简称稳态。

(三)发明内容

本发明目的是公开一种利用电路三要素理论的主从跟随器型单边沿K值触发器的构建 方法及其电路；

上述的目的通过以下的技术方案实现：

1.利用电路三要素理论的主从跟随器型单边沿K值触发器的构建方法，所述的主从跟随 器型单边沿K值触发器有K个稳定状态：状态0，状态1，状态2，……，状态L，L＝K-1， 其中K＝4，5，6，……；K值信号有K个逻辑值：0，1，2，……，L；现在输入D在时钟脉 冲cp下降沿时刻的K值信号为逻辑值k，k＝0～L，K值触发器在cp下降沿来到时接收外输 入D的逻辑值为k的K值信号，并立即按从跟随器的稳定状态k存储信息；该稳定状态k保 持在cp下降沿来到后和下一个cp下降沿来到前的期间，该期间K值触发器输出Q的状态始 终保持为状态k，不受cp下降沿来到后D再变化的影响；

主从跟随器型单边沿K值触发器的构建方法的具体步骤描述如下：

(Ⅰ)主从跟随器型单边沿K值触发器功能的逻辑描述：该触发器工作分3拍进行，

第1拍：外输入D的K值信号传送到主跟随器DF输入H，DF输入H和输出Z的状态随 输入D的K值信号发生变化；与此同时，从跟随器AF输入G被封锁，AF输入G和输出Q保 持原状态不变；第1拍称为状态预置阶段；第1拍刚结束前外输入D稳定，使第1拍结束时 主跟随器DF输入输出接收的是稳定的D代码；主跟随器DF是具有输出逻辑电平钳位功能的 数字跟随器，从跟随器AF是模拟跟随器；

注：当D或H叠加有干扰信号时，如果该干扰信号不超过规定的输入噪声容限，因主跟 随器DF具有输出逻辑电平钳位功能，则主跟随器DF输出信号仍保持无干扰信号时上述D代 码对应的K值信号，AF是具有输入阻抗高和输出阻抗低的特点的NMOS管源级跟随器；

第2拍：主跟随器DF输入H被封锁，DF输入H和输出Z保持原状态不变，该原状态是 输入H和输出Z在第1拍结束时的瞬时值；与此同时，DF输出Z的K值信号传送到从跟随器 AF输入G，使AF输出Q跟随Z的信号发生变化；第2拍称为状态更新阶段；K值触发器输 出Q就是从跟随器AF的输出Q；

第3拍：主跟随器DF输入H只接收从跟随器AF输出Q的反馈信号，DF输出Z跟随输入 H的信号发生变化；继之，DF输出Z的信号又传送到AF输入G，AF输出Q跟随输入G的信 号发生变化，此闭合反馈环形成为稳定状态，用来存储信息；第3拍称为状态锁存阶段；

注：因DF具有输出逻辑电平钳位功能和闭合反馈环形成，当电容漏电和温度漂移等原 因使DF输入H和AF输入G的信号发生偏移时，偏移不超过规定的输入噪声容限，在第3拍 期间输出Z和Q仍各自保持上述D代码对应的K值信号，一直保持到下一个第2拍来到；

(Ⅱ)将上述功能的逻辑描述转化为逻辑表达式描述：因器件有传输延迟时间，现在输 入的效果应在下时刻的输出中体现，记H、Z、G、Q为现在时刻值，H⁺、Z⁺、G⁺、Q⁺为下 时刻值，在空间上H⁺、Z⁺、G⁺、Q⁺和H、Z、G、Q各自是同一点；3个节拍的最佳编码原 则是：第1、2拍的编码相邻，且第2、3拍的编码相邻，以使电路最简；为此选取第1、2、 3拍的编码依次为10、00、01，用编码变量cp₀、cp₁表示该编码，得出cp₀cp₁＝10、00、01, 其中cp₀＝cp；在此最佳编码下进行将逻辑功能描述转化为逻辑表达式，描述如下：

第1拍编码为cp₀cp₁＝10，按高低位的顺序将编码中1的位取原变量cp₀，0的位取反变 量，于是得出：①第1拍的‘外输入信号D传送到主跟随器DF输入H’表示为H⁺含有积 项②第1拍的‘输入G保持原状态不变’表示为G⁺含有积项

第2拍编码为cp₀cp₁＝00，按高低位的顺序将编码中0的二位取反变量和，得出： ①第2拍的‘输入H保持原状态不变’表示为H⁺含有积项②第2拍的‘主跟随 器输出Z的K值信号传送到从跟随器AF输入G’表示为G⁺含有积项

第3拍编码为cp₀cp₁＝01，按高低位的顺序将0的位取反变量1的位取原变量cp₁， 于是得出：①第3拍的‘主跟随器DF输入H只接收从跟随器AF输出Q的反馈信号’表示为H⁺含有积项②第3拍的‘主跟随器DF输出Z的信号传送到从跟随器输入G’ 表示为G⁺含有积项

先将上述3个节拍的①中H⁺含有积项相加得出H⁺式(1)，再将上述3个节拍的②中G⁺含 有积项相加得出G⁺式(2)，写出如下：

$H^{+}={\mathrm{cp}}_0·{\overline{\mathrm{cp}}}_1·D+{\overline{\mathrm{cp}}}_0·{\overline{\mathrm{cp}}}_1·H+{\overline{\mathrm{cp}}}_0·{\mathrm{cp}}_1·Q,---\left(1\right)$

$G^{+}={\mathrm{cp}}_0·{\overline{\mathrm{cp}}}_1·G+{\overline{\mathrm{cp}}}_0·{\overline{\mathrm{cp}}}_1·Z+{\overline{\mathrm{cp}}}_0·{\mathrm{cp}}_1·Z,---\left(2\right)$

主跟随器DF和从跟随器AF的输出输入关系确定，不随节拍编码而变，但输出输入有时 间延迟，即按逻辑值计算现在输入H、G分别等于下时刻输出Z⁺、Q⁺，写出如下：

$Z^{+}H---\left(3\right)$

$Q^{+}=G---\left(4\right)$

式(1)～(4)是将前述功能的逻辑描述转化形成的逻辑表达式描述；其中式(3)表示 主跟随器DF；式(4)表示从跟随器AF；

(Ⅲ)将逻辑表达式描述转化为电路元件级结构表达式描述：

电路三要素理论已有如下将逻辑表达式转化为元件级结构表达式的转换定理：

按‘+’→‘‖’，‘；’→‘↑’，‘a_δ’→‘<a_δ>’等进行变换，则式(5)等式左边的 ‘逻辑表达式’就转换为等式右边的‘元件级结构表达式’，其中↑和‖分别为开关的串联和 并联运算，┃为并接运算，+为逻辑加，·为逻辑乘，a_δ为逻辑变量，<a_δ>为受信号a_δ控制 的开关，x_iδ为F_i(<a_δ>,<b_δ>…‖,↑)的源信号，ε为负载参数，用ε表示开关网络输出开 路时的输出负载行为；单源信号形式为描述源信号x经开 关<F>连接到输出y⁺，本发明的开关网络输出接下一级MOS管栅极，属于电容负载，电容 负载表示为ε＝y，当F为高电平时开关<F>接通，源信号x传送到y⁺，即y⁺＝x；当F为 低电平时开关<F>断开，<F>断开时满足y⁺＝y(注：因ε＝y，y⁺＝ε＝y)；上述3个节拍 依次反复循环进行，不可能出现cp₀和cp₁同时为1，满足约束条件：

${\mathrm{cp}}_0·{\mathrm{cp}}_1=0---\left(6\right)$

用约束条件cp₀·cp₁＝0和布尔恒等式${\overline{\mathrm{cp}}}_0+{\mathrm{cp}}_0=1,{\overline{\mathrm{cp}}}_1+{\mathrm{cp}}_1=1,{\overline{\mathrm{cp}}}_0·{\overline{\mathrm{cp}}}_1=\overline{{\mathrm{cp}}_0+{\mathrm{cp}}_1}$进 行化简和变换：${\mathrm{cp}}_0·{\overline{\mathrm{cp}}}_1={\mathrm{cp}}_0·{\overline{\mathrm{cp}}}_1+{\mathrm{cp}}_0·{\mathrm{cp}}_1={\mathrm{cp}}_0,{\overline{\mathrm{cp}}}_0·{\mathrm{cp}}_1={\overline{\mathrm{cp}}}_0·{\mathrm{cp}}_1+{\mathrm{cp}}_0·{\mathrm{cp}}_1$$={\mathrm{cp}}_1,{\overline{\mathrm{cp}}}_0·{\overline{\mathrm{cp}}}_1+{\overline{\mathrm{cp}}}_0·{\mathrm{cp}}_1={\overline{\mathrm{cp}}}_0,$变式(1)和(2)为如下符合式(5)等式左边的形式：

$H^{+}=D·{\mathrm{cp}}_0+Q·{\mathrm{cp}}_1+ϵ·\overline{{\mathrm{cp}}_0+{\mathrm{cp}}_1}$(令ε＝H)(7)

$G^{+}=Z·{\overline{\mathrm{cp}}}_0+ϵ·{\mathrm{cp}}_0$(令ε＝G)(8)

式(7)和(8)中D、Q、Z为源信号，cp₀、cp₁、cp₀为开关控制信号，ε为负载参数， 根据式(5)，得出由逻辑表达式(1)和(2)转化形成的电路元件级结构表达式如下：

$H^{+}{=}_D<{\mathrm{cp}}_0>{|}_Q<{\mathrm{cp}}_1>{|}_{ϵ=H},G^{+}{=}_Z<{\overline{\mathrm{cp}}}_0>{|}_{ϵ=G}---\left(9\right)$

(Ⅳ)根据上述式(9)和式(3)、(4)画出主从跟随器型K值触发器的结构图如下：

参看图1，外输入信号D通过控制信号为cp₀的开关＜cp₀＞接到主跟随器DF输入H，同 时从跟随器AF输出Q通过控制信号为cp₁的开关＜cp₁＞也接到主跟随器DF输入H(即式(9) 中H⁺)；DF输出Z通过控制信号为的开关接到从跟随器AF输入G(即式(9)中 G⁺)，输入H经过主跟随器DF产生输出Z(即式(3)中Z⁺)，输入G经过从跟随器AF产生 输出Q(即式(4)中Q⁺)；主跟随器DF和从跟随器AF都有输入电容；取时钟信号cp为cp₀， 下降沿相对cp₀下降沿延迟δt_cp,而和cp₀上升沿相同，通过cp₀下降沿延迟电路δtcp 形成cp₁，延迟时间δt_cp就是第2拍的期间；采用CMOS传输门作为模拟开关，则由图1得 出图2。

2.根据上述技术方案1所述的一种利用电路三要素理论的主从跟随器型单边沿K值触 发器的构建方法实现的一种主从跟随器型单边沿K值触发器电路，参看图3，所述的主从跟 随器型单边沿K值触发器电路由三个CMOS传输门TG₁、TG₂、TG₃，一个NMOS管源级跟 随器AF，一个利用高通变阈型PMOS管构成的数字跟随器DF和一个时钟下降沿延迟电路 δtcp组成，K＝4，5，6，……；

①三个CMOS传输门TG₁、TG₂、TG₃依次作为开关3 个CMOS传输门由三个NMOS管N_G1、N_G2、N_G3和三个PMOS管P_G1、P_G2、P_G3组成；管 N_G1和P_G1的漏极相接、源极也相接，由此构成输入传输门TG₁；管N_G2和P_G2的漏极相接、 源极也相接，由此构成级间传输门TG₂；管N_G3和P_G3的漏极相接、源极也相接，由此构成 反馈传输门TG₃；管N_G1和P_G1的共源极接外输入信号D，管N_G1和P_G1的共漏极接主跟随器 DF输入H，管N_G2和P_G2的共源极接主跟随器DF输出Z，管N_G2和P_G2的共漏极接从跟随器 AF输入G；管N_G3和P_G3的共源极接从跟随器AF输出Q，管N_G3和P_G3的共漏极接主跟随 器DF输入H；取cp₀＝cp，时钟信号cp高电平为V_DC，低电平为0；管N_G1和P_G2的栅极接cp₀， cp₀接CMOS非门UC_T0输入，UC_T0输出为接管P_G1和N_G2的栅极；管N_G3的栅极 接cp₁，cp₁接CMOS非门UC_T1输入，UC_T1输出为cp₁，cp₁接管P_G3的栅极；

②从跟随器AF就是NMOS管源极跟随器AF，参看图4，AF由NMOS管N_m1、PMOS 管P_m1、源极电阻R_m1和输入电容C_m1组成；管N_m1和P_m1的栅极相接，管N_m1和P_m1的共栅 极作为从跟随器AF输入G，AF输入电容为C_m1，N_m1和P_m1的源极共同接电阻R_m1的一端， 电阻R_m1的另一端和管P_m1的漏极都接地，管N_m1的漏极接电源V_DC，N_m1和P_m1的共源极作 为从跟随器AF输出Q，管P_m1的作用是当从跟随器AF输入快速下降时提高AF输出的跟随 速度；从跟随器AF为模拟跟随器(AF是具有输入阻抗高和输出阻抗低的特点的NMOS管 源级跟随器)，当AF输入G是K值信号时，AF输出Q也是K值信号；

③主跟随器DF是一个利用高通变阈型PMOS管构成的数字跟随器DF，参看图7，采用 L-1个二极管Db_j，j＝2，3，……，L，L＝K-1，二极管Db_j的导通电压是V_Don，采用L个高 通变阈型PMOS管P_hk，k＝1，2，3，……，L，管P_hk的有效输入接DF输入H，管P_hk的源 极接电源V_DC；二极管Db_j的正极和负极分别连接到管P_hj-1和P_hj的漏极；管P_hL的漏极接恒 流源I上端，I下端接地，I使二极管的导通电流保持一固定值，导通电流经过I到地，恒流 源I上端作为数字跟随器DF的输出Z；管P_hk的等效阈值电压为vt_k，当输入H电压V_H>vt_k时管P_hk导通，否则，P_hk截止；主跟随器DF输入电容为C_m2；Δ_GQ是从跟随器AF输入输出 间向下的直流电平偏移，选取电源V_DC＝LV_Don+Δ_GQ；主跟随器DF功能描述如下：

Q、H、D、Z和G的逻辑值为i各自表示为Q＝i、H＝i、D＝i、Z＝i和G＝i，对应的无噪声 逻辑电平各自为V_Q(i)、V_H(i)、V_D(i)，V_Z(i)和V_G(i)，满足V_Q(i)＝V_H(i)＝V_D(i)，V_Z(i)＝V_G(i)， V_Z(i)>V_H(i)，V_Q(i)<V_G(i)，i＝0，1，2，……，L；DF输入H的k层阶梯电压sV_H(k)＝V_H(k)-V_H(k-1)， V_H(k)＞V_H(k-1)，k＝1～L；由于电流恒定的导通二极管Db_j有钳位作用，DF输出Z的j层阶 梯电压sV_Z(j)＝V_Z(j)-V_Z(j-1)＝V_Don，j＝2～L，sV_Z(1)＝V_Z(1)＝V_Don+Δ_GQ，V_Z(0)＝0；用V前带s 表示阶梯电压，满足sV_Q(k)＝sV_H(k)＝sV_D(k)，sV_Z(k)＝sV_G(k)；选取vt_k＝V_H(k)-sV_H(k)/2，k>0， 即vt_k为DF输入H的逻辑电平V_H(k)下降半个k层阶梯电压sV_H(k)后的电压值；当输入V_H满足vt_k+1>V_H>vt_k，则管P_hk导通，(L-k)个管P_hk+1～P_hL截止，(L-k)个二极管Db_k+1～Db_L导通， DF输出k电平V_Z(k)＝V_DC-(L-k)V_Don＝kV_Don+Δ_GQ，k＝1～L-1；对k＝L，当V_H>vt_L，管P_hL导 通，V_Z(L)＝V_DC；对k＝0，当vt₁>V_H，L个管P_h1～P_hL全都截止，输出Z与V_DC断开，DF输 出0电平V_Z(0)＝0；规定V_H(k)上噪声容限V_Hnh(k)＝sV_H(k+1)/5，k<L；规定V_H(k)下噪声容限 V_Hnl(k)＝sV_H(k)/5，k>0；V_H(k)叠加干扰信号后在t时刻的瞬时电压V_H＝k(t)允许变化的范围是 V_H(k)+V_Hnh(k)>V_H＝k(t)>V_H(k)-V_Hnl(k)，满足vt_k+1>V_H(k)+V_Hnh(k)>V_H＝k(t)>V_H(k)-V_Hnl(k)>vt_k； 若DF输入V_H(k)叠加的干扰信号在规定的噪声容限内，则DF输出电压钳定为固定V_Z(k)值： 当输入H＝0时，V_Z(0)＝0，即输出Z＝0、当H＝1时，V_Z(1)＝V_Don+Δ_GQ，即Z＝1、当H＝2时， V_Z(2)＝2V_Don+Δ_GQ，即Z＝2、当H＝3时，V_Z(3)＝3V_Don+Δ_GQ，即Z＝3、……、当H＝L时，V_Z(L) ＝V_DC，即Z＝L；表明主跟随器DF具有数字跟随器输入输出的特点；DF的放大倍数β_D>1， AF的放大倍数β_A<1，由于二极管Db_j有钳位作用，保持β_Dβ_A＝1，这是在第三拍闭合的反馈 环成为稳定状态的条件；栅极电容漏电和温度漂移产生输入H电压的变化作为V_H(k)的干扰 电压成份；

注：⑴V_H(0)的下噪声容限V_Hnl(0)＝V_Db，V_H(L)的上噪声容限V_Hnh(L)＝V_Db，V_Db为常用 CMOS反相器保护二极管导通压降，略超出V_Hnl(0)或V_Hnh(L)的电压可以被二极管导通抑制； ⑵可以推出vt_k+1＝V_H(k+1)-sV_H(k+1)/2＝V_H(k)+sV_H(k+1)/2>V_H(k)+sV_H(k+1)/5＝V_H(k)+V_Hnh(k)， k<L；vt_k＝V_H(k)-sV_H(k)/2<V_H(k)-sV_H(k)/5＝V_H(k)-V_Hnl(k)，k>0；输入V_H(k)叠加的干扰信号在 规定的噪声容限内，即V_H(k)+V_Hnh(k)>V_H＝k(t)>V_H(k)-V_Hnl(k)，当V_H＝k(t)在允许的范围内变化 时，V_H＝k(t)最大值为V_H(k)+V_Hnh(k)<vt_k+1，且距离vt_k+1幅值为0.3sV_H(k+1)；V_H＝k(t)最小值为 V_H(k)-V_Hnl(k)>vt_k，且距离vt_k幅值为0.3sV_H(k)；表明任何时刻t满足t_k+1>V_H＝k(t)>vt_k，使管 P_hk导通，(L-k)个管P_hk+1～P_hL截止，得出V_Z(k)＝V_DC-(L-k)V_Don，即DF输入V_H(k)叠加的干 扰信号在规定的噪声容限内，则DF输出电压钳定为固定V_Z(k)值；0.3sV_H(k)和0.3sV_H(k+1) 表明，允许叠加的干扰信号略大点，允许t_k+1和t_k+1相对规定值略偏离点，电路仍然正常工作。

④时钟下降沿延迟电路δtcp由CMOS非门UC_d1和UC_d2，NMOS管N_d1，电阻R_d1和电 容C_d1组成；参看图8，管N_d1栅极接cp₀，N_d1源极接地，R_d1和C_d1的一端共同接管N_d1漏 极，R_d1的另一端接电源V_DC，C_d1的另一端接地，其中管N_d1和电阻R_d1接成NMOS非门， 该非门输出为N_d1漏极，N_d1漏极接非门UC_d1输入，UC_d1输出接非门UC_d2输入，非门UC_d2输出为cp₁；下降沿相对cp₀下降沿延迟时间为δt_cp，和cp₀上升沿同时出现；下降 沿延迟时间δt_cp就是第2拍的时间，用R_dl和C_d1数值改变来调节δt_cp(C_d1含UC_d1输入电容)， 要求满足2tw_cp+δt_cp<T_cp，2tw_cp<t_Cm，其中T_cp和tw_cp分别为cp的 周期和脉宽，cp₀＝cp，t_AF和t_TG2分别为从跟随器AF和极间传输门TG₂的最大传输延迟时间， t_Cm为在cp脉宽中栅极电容漏电使AF输出电压V_Q(k)下降20％阶梯电压sV_Q(k)的最小时间， k>0(注：可选第2拍时间δt_cp最短，第1拍时间tw_cp次之，第3拍时间T_cp-tw_cp-δt_cp最长)。

本发明还有以下技术特征

(1)据上述技术方案1所述的一种利用电路三要素理论的主从跟随器型单边沿K值触 发器的构建方法，按照所述的三个节拍的最佳编码原则共得出8种不同最佳编码方式，8种 最佳编码方式的第1、2、3拍的编码依次为：①10、00、01，②11、01、00，③00、10、 11，④01、11、10，⑤01、00、10，⑥11、10、00，⑦00、01、11，⑧10、11、01； 其中编码方式①为技术方案1所采用的编码，且选取cp₀、cp₁为该编码的二个编码变量，即 cp₀cp₁＝10、00、01；对其余7种最佳编码方式各自按所述的K值触发器的构建方法执行， 若上述②～⑧的7种编码各自选取如下编码变量：②选取cp₀、即01、00， ③选取、cp₁，即10、11，④选取即${\overline{\mathrm{cp}}}_0{\overline{\mathrm{cp}}}_1=01,$11、10，⑤ 选取cp₁、cp₀，即cp₁cp₀＝01、00、10，⑥选取cp₀，即10、00，⑦选 取cp₁、即cp₁01、11，⑧选取即${\overline{\mathrm{cp}}}_1{\overline{\mathrm{cp}}}_0=10,$11、01，则按②～ ⑧各自执行所述构建方法得出的电路结构和上述技术方案1得出的电路结构相同。

(2)根据上述技术方案2得出的一种主从跟随器型单边沿K值触发器电路有如下重要特 点：对不同的K值，主从跟随器型K值触发器电路中传输门TG₁、TG₂、TG₃，源级跟随器 AF，和时钟下降沿延迟电路δtcp结构都不变，结构改变仅是主跟随器DF；当K＝10时，得 出主从跟随器型单边沿10值触发器电路，简称10值触发器电路，示如图17，其中主跟随器 DF结构描述如下：

主跟随器DF采用8个二极管Db_j，j＝2～9，采用9个高通变阈型PMOS管P_hk，k＝1～9， 管P_hk的有效输入接DF输入H，管P_hk的源极接电源V_DC，二极管Db_j的正极和负极分别连 接到管P_hj-1和P_hj的漏极；管P_h9的漏极接恒流源I上端，I下端接地，I使二极管的导通电流 保持一固定值，导通电流经过I到地，恒流源I上端作为数字跟随器DF的输出Z；电源电压 V_DC＝9V_Don+Δ_GQ，管P_hk的等效阈值电压为vt_k，当输入H电压V_H>vt_k时，管P_hk导通，否则， P_hk截止；主跟随器DF输入电容为C_m2；选取vt_k＝V_H(k)-sV_H(k)/2，k>0，当输入V_H满足 vt_k+1>V_H>vt_k，则管P_hk导通，(9-k)个管P_hk+1～P_h9截止，(9-k)个二极管Db_k+1～Db₉导通，DF 输出Z电压为V_Z(k)＝kV_Don+Δ_GQ，k＝1～8；对k＝9，当V_H>vt₉，管P_h9导通，V_Z(9)＝V_DC；对 k＝0，当vt₁>V_H，所有9个管P_h1～P_h9和8个二极管Db₂～Db₉都截止，输出Z与电源V_DC断 开，DF输出电压V_Z(0)＝0；若DF输入H电压V_H(k)的干扰电压在规定的噪声容限内，则DF 输出Z电压钳定为V_Z(k)：输入H＝0，则V_Z(0)＝0，即输出Z＝0、输入H＝1，则V_Z(1)＝V_Don+Δ_GQ， 即输出Z＝1、输入H＝2，则V_Z(2)＝2V_Don+Δ_GQ，即输出Z＝2、输入H＝3，则V_Z(3)＝3V_Don+Δ_GQ， 即输出Z＝3，……、输入H＝9，则V_Z(9)＝V_DC＝9V_Don+Δ_GQ，即输出Z＝9；表明主跟随器DF 具有数字跟随器输入输出的特点；结构改变仅是上述主跟随器DF。

(3)根据上述技术方案2所述的一种主从跟随器型单边沿K值触发器电路，该主从跟随 器型单边沿K值触发器电路为K值同步静态随机存取存储器SSRAM的K值静态存储单元。

本发明的优点：①用2个K值门电路实现单边沿K值触发器.参照二值单边沿触发器， 则静态K值单边沿触发器只少要用6个多值门电路，很难用2个K值门电路实现，尚无2个 K值门电路配合其它结构简单电路构成的单边沿K值静态触发器；②用数字和模拟2个主从 跟随器混合组成单边沿K值触发器.目前单边沿K值触发器全用数字器件组成，尚无数字和 模拟跟随器混合组成K值触发器的先例，混合组成使电路结构大大简化；主跟随器是数字跟 随器DF，从跟随器AF是模拟跟随器，该模拟跟随器就是NMOS管源极跟随器AF，电路结 构比数字跟随器简单很多，且速度高；特别是，随K值增多，从跟随器AF结构不变，而数 字跟随器结构越来越复杂，K值门电路构成也比二值门和模拟跟随器复杂很多，为了简化电 路，混合组成是一个新颖的方法；③采用3拍的工作方式.目前主从触发器全是2拍的工作 方式，为了实现用数字和模拟2个主从跟随器混合组成主从跟随器型单边沿K值触发器，3 拍的工作方式起着关键作用，由第3拍形成闭合反馈环，并达到确定的稳定状态，用此稳定 状态存储K值信息，可存储任意长时间，这也是一个新颖的有效的工作方式。

(四)附图说明

图1.为本发明的一种主从跟随器型单边沿K值触发器的结构图；

图2.为本发明的一种采用CMOS传输门的主从跟随器型单边沿K值触发器的结构图；

图3.为本发明的一种主从跟随器型单边沿K值触发器电路图；

图4.为本发明主从跟随器型单边沿K值触发器电路中从跟随器AF电路图；

图5.为NMOS管源极跟随器电路图；

图6.为CMOS管源极跟随器电路图；

图7.为本发明主从跟随器型单边沿K值触发器电路中主跟随器DF电路图；

图8.为本发明主从跟随器型单边沿K值触发器电路中时钟下降沿延迟电路δtcp电路图；

图9.为本发明相关的第一种PMOS管高通变阈电路图和高通变阈型PMOS管符号图；

图10.为本发明相关的第二种PMOS管高通变阈电路图和高通变阈型PMOS管符号图；

图11.为已有的一种多输出精密镜像恒流源电路图和符号图；

图12.为本发明主从跟随器型单边沿10值触发器电路在时钟脉冲作用下的cp₀、cp₁、 C_d1、D、H、Z、G、Z和Q的先后上下分立的工作波形图；

图13.为图12中部分放大的cp₀、cp₁、C_d1、D、H、Z、G、Z和Q的先后上下分立的 工作波形图；

图14.为本发明主从跟随器型单边沿10值触发器电路当输入D叠加噪声时在时钟脉冲 作用下的cp₀、cp₁、C_d1、D、H、Z、G、Z和Q的先后上下分立的工作波形图；

图15.为图12中D、H、Q的不分立的工作波形图；

图16.为图12中Z、G的不分立的工作波形图；

图17.为本发明的一种主从跟随器型单边沿10值触发器电路图；

(五)具体实施方式

下面具体对本发明作进一步的说明：

实施例1：利用电路三要素理论电路三要素理论已有公式(5a)和(5b)；

二值与多值电路和模拟电路类似，主要特征是电路三要素：信号，网络和负载；多值信 号是对确定范围内模拟信号的取整，当取整的个数为充分大时(相当于尺刻度数为充分大)， 其极限就是模拟信号，数字电路研究重点应该基于三要素的“电路行为”，而非“逻辑实现”； 习惯上将“逻辑电路”视为“逻辑思维”的“逻辑实现”，本来“电路”和“逻辑”两者是 互不等价的，“电路”并非“逻辑”的电路实现，“逻辑”也不是“电路”的抽象化，即两者 不等价，如不完全描述问题，按传统方法依据‘真值表’所设计的‘逻辑电路图’不可能反 推出原‘真值表’，表明‘逻辑电路图’和‘真值表’不等价，1999年11月《电子科学学刊》 发表的论文“电路三要素理论和布尔代数失效原因分析”中已阐述有关问题；事实上‘信号， 网络和负载’为二值、多值和绝热数字电路的共性，重‘电路特征’，轻‘逻辑行为’；《电子 学报》2003年第3期发表的论文“二值、多值和绝热电路通用的电路理论”就是本发明的理 论依据，主要依据下述式(5a)和(5b)(删去F中与本发明无关的N',0和*等参数)；

<F(a_δ,b_δ,…,+,·)>＝F(<a_δ>,<b_δ>,…,‖,↑)(5a)

式(5b)为网络转换定理，按‘+’→‘‖’，→‘↑’，‘a_δ’→‘<a_δ>’等进行变 换，则等式左边的‘逻辑表达式’转换为等式右边的‘元件级结构表达式’，其中↑和‖分别 为开关的串联和并联运算，┃为并接运算，+为逻辑加，·为逻辑乘，a_δ为逻辑变量，<a_δ> 为受控制信号a_δ控制的开关，x_iδ为第i支路网络F_i(<a_δ>,<b_δ>…‖,↑)的源信号，ε为负 载参数，用ε表示开关网络输出开路时的输出行为；若略去|_{ε＝负载参数}不写，则表示输出空载 或负载为无穷大，ε＝i表示输出i电平负载；电容负载的输出行为是开路时保持原存储信息 不变，即下时刻输出信息＝现在输出信息(保持原状态不变，如y⁺＝y)；单源信号形式为 描述源信号x经开关<F>传输到输出y⁺，本发明的开关网 络输出接下一级MOS管栅极，属于电容负载，电容负载表示为ε＝y；当F为高电平时， 开关<F>接通，源信号x传送到输出y⁺，即y⁺＝x，当F为低电平时，开关<F>断开，代入 ε＝y，得出y⁺＝y(输出保持原状态不变)；

对式(9)和H⁺＝_D＜cp₀＞┃_Q＜cp₁＞|_ε＝H,①当时，开关 断开，得出G⁺＝G，②当时，开关＜cp₀＞和＜cp₁＞都断开，得出H⁺＝H， 表示因栅极电容存储效应下时刻值G⁺和H⁺各自等于现时刻值G和H(保持原状态不变，现时 刻值和下时刻值体现传输延迟时间)；上述等式成立是按逻辑值计算的，式(3)Z⁺＝H代表 主跟随器输入输出逻辑值相等，式(4)Q⁺＝G代表从跟随器输入输出逻辑值相等；实际上 当K＝3时，上述‘利用电路三要素理论形成的主从跟随器型单边沿K值触发器的构建方法及 其电路’仍适用，但主跟随器DF可用更简单方法构成(可不用高通变阈型PMOS管构成)。

实施例2：时钟下降沿延迟电路δtcp工作过程。

时钟下降沿延迟电路δtcp示如图8，该电路工作过程如下：cp₀上升沿前，NMOS管N_d1截止，非门UC_d2输出cp₁为高电平；当cp₀上升沿来时，管N_d1迅速导通(∵管N_d1栅极接cp₀)， 管N_d1漏极(即电容C_d1电位和非门UC_d1输入)迅速下降到低电平，非门UC_d1输出变为高电 平并送到非门UC_d2输入，使cp₁迅速由高电平V_DC变为低电平，迅速由0变为V_DC，表明 cp₁下降沿(即上升沿)和cp₀上升沿同时来到。

当cp₀下降沿来时，管N_d1迅速截止，因管N_d1漏极接有电容C_d1，于是V_DC经电阻R_d1对电容C_d1充电，充电过程电容C_d1电压从0开始较慢上升，上升到非门UC_d1电压传输特性 曲线转折区需要一定时间，此期间非门UC_d2输出cp₁保持低电平，cp₀下降沿后cp₁保持低电 平的期间为δt_cp；此后，C_d1电压上升并越过上述转折区，于是UC_d1输出(即UC_d2输入)由 V_DC降到0，UC_d2输出cp₁由0升到V_DC，经UC_d2后cp₁上升沿很陡，表明cp₁上升沿(即下降沿)相对cp₀下降沿延迟δt_cp，改变R_d1和C_d1数值可调节δt_cp。

注：反馈传输门TG₃需要有cp₁和二个控制信号，为此将cp₁接到CMOS非门UC_T1输入，再由UC_T1输出产生(因转折区内UC_d1输出下降沿不陡，故不选取它作为)。

cp₀下降沿前DF输出Q经TG₁接收D的稳定K值信号，cp₀下降沿来到，TG₁截止和 TG₂导通，接收的稳定K值信号‘由DF输出Q经过TG₂传输到AF输入G’需要时间而‘由AF输入G到输出Q’需要时间t_AF，即经过输出Q才建立接收的新K值信号 (此前Q为原信号)，这时AF输出Q和DF输入H电压相同，接着(经过后)cp₁上 升沿来到，打开反馈传输门TG₃，因TG₃输入输出电压相同，于是形成状态稳定的闭合反馈 环，用此稳定状态存储信息；为了提高可靠性，选取t_Cm为在cp脉宽tw_cp期 间栅极电容漏电使AF输出电压V_Q(k)下降20％阶梯电压sV_Q(k)的最小时间(k不同，k>0， 下降sV_Q(k)的20％时间也不同，取其中最小值)；当tw_cp<t_Cm时，在tw_cp期间V_Q(k)下降幅度 必小于AF下一级输入规定的噪声容限；为了提高可靠性，选取tw_cp<0.5t_Cm(V_Q(k)下降幅度 更小)；DF和AF输入电容各自在δt_cp和tw_cp内发生漏电，选取δt_cp<tw_cp/4，DF输入和AF 输入各自有K-1个和2个MOS管栅极电容，则DF栅极电容不比AF栅极电容小，所以DF 输入比AF输入漏电幅度小，只考虑AF输入漏电幅度在噪声容限内就可；选取cp₁的休止期 (第3拍时间)T_cp-tw_cp-δt_cp>tw_cp，得出cp的周期T_cp>2tw_cp+δt_cp；t_AF和分别为AF和 TG₂的最大传输延迟时间(因k不同，传输延迟时间不同，应取其中最大值)；总之满足下式： 2tw_cp+δt_cp<T_cp，2tw_cp<t_Cm；其中第2拍时间δt_cp最短，第1拍时 间tw_cp次之，第3拍时间T_cp-tw_cp-δt_cp最长。注：DRAM必须周期性的刷新表明MOS管栅 极电容漏电不可避免，所以考虑上述漏电时间，因栅极电容漏电很小，一般很容易满足。

注：K值信号中逻辑值为i的无噪声逻辑电平都简称为i电平，Q、H、D、Z和G的i 电平各自记为V_Q(i)、V_H(i)、V_D(i)，V_Z(i)和V_G(i)；各点的i电平具体数值不一定相同，因CMOS 传输门导通后将满足输入输出电压相等，满足V_Q(i)＝V_H(i)＝V_D(i)，V_Z(i)＝V_G(i)；主跟随器放大 倍数β_D>1，即V_Z(i)>V_H(i)，从跟随器放大倍数β_A<1，即V_Q(i)<V_G(i)，i＝0，1，2，……，L， 闭合反馈环中保持β_Dβ_A＝1；K值信号是序列阶跃电压，每一阶跃电压跃变幅度含有一个或多 个阶梯电压幅度，阶跃电压包含上升和下降的阶跃电压，阶跃电压结束前那个的阶梯电压称 为跃变尾部阶梯电压，例如，由V_H(2)→V_H(6)的跃变为上升的阶跃电压，该阶跃电压含有4 个阶梯电压sV_H(3)、sV_H(4)、sV_H(5)和sV_H(6)，其中sV_H(6)为跃变尾部阶梯电压；反之，由 V_H(6)→V_H(2)的跃变为下降的阶跃电压，其中sV_H(3)为跃变尾部的阶梯电压；

K值信号的阶跃电压的传输延迟时间是电路输入电压跃变尾部的阶梯电压的50％到器件 输出电压跃变的尾部阶梯电压的50％之间的时间间隔；K值信号中有多种阶跃电压，所有各 种可能的阶跃电压传输延迟时间的最大值称为K值信号的最大传输延迟时间；若输入输出仅 在0电平和1电平之间跃变，则上述传输延迟时间和常用二值电路传输延迟时间定义一致； 传输延迟时间中包含输入输出电容等的影响，电路负载应包含在其中作为整体考虑。

实施例3：从跟随器AF。

从跟随器AF(模拟跟随器)示如图4，将图4中PMOS管P_m1删去，就得到图5所示的 常用NMOS管源极跟随器(由NMOS管N_m1和源极电阻R_m1组成)，或将图4中源极电阻R_m1删去，得到图6所示的CMOS管源极跟随器(由NMOS管N_m1和PMOS管P_m1组成)。因为 从跟随器输出接下一级MOS管栅极，MOS管栅极电容对AF输出属于电容负载，使得图6 所示的CMOS管源极跟随器有类似施密特电路的回差现象，输入电压升降产生的输出电压升 降轨迹不一致，回差电压Δ＝V_TN+|V_TP|(∵电容负载有存储效应，随输入电压升降，存在管 N_m1和P_m1同时截止一段期间，此期间输出电压等于电容电压，该电容电压为此期间前管N_m1和P_m1中之一导通所形成的电压；输入电压上升时管N_m1导通，输入输出电压差为V_TN，输 入电压下降时管P_ml导通，输入输出电压差为-|V_TP|，输入电压升降时就形成回差电压Δ ＝V_TN+|V_TP|)；将CMOS管源极跟随器的管P_m1的源极和漏极连接一源极电阻R_m1，形成示如 图4的从跟随器AF，由此消去回差现象(Δ＝0，电阻R_m1可用恒流源代替)，使图4输入输 出电压升降轨迹一致，即AF有确定的输入输出关系；不能按通常交流小信号负反馈放大器 去分析图5所示的NMOS管源极跟随器，现在改为输入K值信号(非交流小信号)，K值信 号是序列阶跃信号，对负阶跃信号，需要用PMOS管P_m1提高从跟随器AF输出的跟随速度； 图5也可作为从跟随器AF使用，但负阶跃信号跟随速度慢。本发明用模拟跟随器AF(仅用 2管)和数字跟随器DF组建K值触发器，结构大大简化；且AF中没有管P_m1仍适用。K值 触发器稳定状态k就是从跟随器AF输入(输出)状态k；设K值触发器原状态为k₁，当时 钟脉冲cp上升沿来到时，主跟随器DF输入输出状态随输入D的K值信号发生变化(变化为 k)，但从跟随器AF输出仍保持原状态k₁不变(因AF输入电容存储信息保持k₁不变)，即K 值触发器输出仍保持原状态k₁；当cp下降沿来到后，从跟随器AF输入随DF输出状态变化 为k(有很短的状态过渡过程)，随即AF输出状态也变化为k，该状态k从cp下降沿开始一 直保持到下一个cp下降沿来到前(注：从跟随器AF有输入电容C_m1，主跟随器DF有输入 电容C_m2，电容C_m1和C_m2有信息存储作用，还有减少寄生电容干扰的作用)。

实施例4：主跟随器DF。

主跟随器DF示如图7，DF是一个利用高通变阈型PMOS管构成的数字跟随器DF，数 字跟随器描述为：当DF输入H依次等于0，1，2，3，…，L时，DF输出Z依次等于0，1， 2，3，…，L(参看专利200710072226.2‘T形网络扩阈型任意值通用门电路的构建方法及七 值电路’)，换言之，DF输入H＝k，则DF输出Z＝k(k＝0～L)，即Z⁺＝H(按逻辑值)；DF 输入无干扰信号的k电平为V_H(k)，若DF输入V_H(k)叠加的干扰信号在规定的噪声容限内， 则DF输出Z电压钳定为固定的k电平V_Z(k)＝kV_Don+Δ_GQ(k＝1～L)和V_Z(0)＝0：①k＝0，输入 H＝0，V_Z(0)＝0，输出Z＝0、②k＝1，输入H＝1，V_Z(1)＝V_Don+Δ_GQ，输出Z＝1、③k＝2，输入H＝2， V_Z(2)＝2V_Don+Δ_GQ，输出Z＝2、④k＝3，输入H＝3，V_Z(3)＝3V_Don+Δ_GQ，输出Z＝3、……、⑤k＝L， 输入H＝L，V_Z(L)＝LV_Don+Δ_GQ，输出Z＝L，L＝K-1，表明DF具有数字跟随器输出输入的特点； 选取电源V_DC＝LV_Don+Δ_GQ；实现等效阈值电压从高到低可首选实施例6的第一种PMOS管高 通变阈电路，对不能用第一种变阈电路实现的低等效阈值电压，改用第二种PMOS管高通变 阈电路；本发明中PMOS管衬底全接VDC(最高电位)，NMOS管衬底全接地(最低电位)；如果 有负电源V_SS，则NMOS管衬底全都改接最低电位V_SS(当希望全用第一种PMOS管高通变 阈电路时)；输入G＝0或输出Z＝0时从跟随器AF无放大作用；当G由1，2，3…依次升到L 时，AF输入电压V_G(k)从1电平开始按阶梯电压V_Don等阶梯上升，而AF输出电压V_Q(k)近 等阶梯上升(阶梯电压<V_Don)，AF放大倍数β_A<1，从跟随器AF输出无干扰信号的k电平 V_Q(k)是确定的，但AF输出比输入幅度偏小；Δ_GQ为AF有放大作用时输入输出间向下的直流 电平偏移；按实测决定Δ_GQ，以实现AF输出Q从0开始近等阶梯上升；无论是外输入D信 号经过TG₁送到H，还是反馈输入Q信号经过TG₃送到H，只要H中干扰信号在规定的噪声 容限内，主跟随器DF输出Z电压必然钳定为确定的k电平V_Z(k)＝V_DC-(L-k)V_Don＝V_DC-LV_Don+kV_Don＝kV_Don+Δ_GQ，所以主跟随器DF的放大倍数β_D>1，并在规定容限的干扰下能自动调整 并保持β_Dβ_A＝1，这是第三拍闭合反馈环成为稳定状态的充要条件。DF中的恒流源I见图11 (已有一种多输出精密镜像恒流源电路图和符号图)，二极管Db_j采用硅二极管。对10值触 发器取V_DC＝6.5V，V_Don＝0.7V。D代码(一位)就是输入D的一位K值信号的逻辑值。

实施例5：8种最佳编码方式

按照最佳编码原则编第一、二、三拍有如下8种方式：①10、00、01，②11、01、00， ③00、10、11，④01、11、10，⑤01、00、10，⑥11、10、00，⑦00、01、11，⑧10、 11、01；选取如下2个编码变量表示①～⑧中3个节拍，并由不出现的代码得出约束条件：

①取cp₀、cp₁，则cp₀cp₁＝10、00、01，约束条件cp₀·cp₁＝0；

②取cp₀、则、01、00，约束条件低位取反即得①；

③取cp₁，则10、11，约束条件高位取反即得①；

④取则11、10，约束条件二位均取反得①；

⑤取cp₁、cp₀，则cp₁cp₀＝01、00、10，约束条件cp₁·cp₀＝0，高低位对换得①；

⑥取cp₀，则10、00，约束条件高低位对换得②；

⑦取cp₁、则01、11，约束条件高低位对换得③；

⑧取则11、01，约束条件高低位对换得④；

上述②～⑧都可转化为①，即②～⑧按所述构建方法各自执行，得出的电路结构和①得 出的图1相同或等价；如果②～⑧的编码变量全用cp₀、cp₁表示，可得出和①简化程度相同 的电路结构。式(5a)和(5b)是紧密相关的公式，转化和化简常用式(5b)；

采用非最佳编码形成的电路仍能实现上述(Ⅰ)规定的功能，但电路非最简；如非最佳 编码cp₀cp₁＝00、01、10，约束条件为cp₀cp₁＝0，按前述构建方法得出逻辑表达式如下：

$H^{+}{\overline{\mathrm{cp}}}_0{\overline{\mathrm{cp}}}_1·D+{\overline{\mathrm{cp}}}_0{\mathrm{cp}}_1·H+{\mathrm{cp}}_0{\overline{\mathrm{cp}}}_1·Q={\overline{\mathrm{cp}}}_0{\overline{\mathrm{cp}}}_1·D+{\mathrm{cp}}_0·Q+{\mathrm{cp}}_1{\overline{\mathrm{cp}}}_1·H---\left(10\right)$

$G^{+}={\overline{\mathrm{cp}}}_0{\overline{\mathrm{cp}}}_1·G+{\overline{\mathrm{cp}}}_0{\mathrm{cp}}_1·Z+{\mathrm{cp}}_0{\overline{\mathrm{cp}}}_1·Z=({\mathrm{cp}}_1+{\mathrm{cp}}_0)·Z+{\overline{\mathrm{cp}}}_0{\overline{\mathrm{cp}}}_1·G---\left(11\right)$

因为取反，为cp₁+cp₀取反，由式(5)得出如下结构表达式：

$H^{+}{=}_D(<{\overline{\mathrm{cp}}}_1>\uparrow <{\overline{\mathrm{cp}}}_0>){|}_Q<{\mathrm{cp}}_0>{|}_{ϵ=H}---\left(12\right)$

$G^{+}{=}_Z\left(\text{<}{\mathrm{cp}}_1\text{>||<}{\mathrm{cp}}_0\text{>}\right){|}_{ϵ=G}---\left(13\right)$

式(12)中源信号D接与组成串联开关的一端，源信号Q接开关<cp₀>的一 端，它们的另一端并接到输出H⁺；式(13)中源信号Z接<cp₁>与<cp₀>组成并联开关的一端， 另一端接到输出G⁺，共用5个开关；且实现3拍的电路也比较复杂；表明式(12)和式(13) 能实现上述(Ⅰ)规定的功能，但K值触发器电路较复杂，成本高。

实施例6：PMOS高通变阈电路功能和高通变阈型PMOS管的说明：

本发明需利用下述二专利有关内容：[1]专利号为201110291038.5的专利‘PMOS管带 通-带阻和高通-低通变阈电路’(发明内容，附图和实施例1等)，[2]专利号为201110280921.4 的专利‘嵌入DRAM存储矩阵的8值存储单元的8值信息刷新方法及相关电路’(附图和实 施例4等)，有二种类型PMOS管高通变阈电路描述如下：

①第一种PMOS管高通变阈电路：根据本发明专利只用高通变阈电路的特点，首先把专 利[1]或[2]图7的第一种高通-低通变阈电路重画到本发明专利图9左侧，删去图中管Q₅，Q_L0和电阻R₀，得出图9中部的第一种PMOS管高通变阈电路，其中PMOS管Q₂、Q_H1和NMOS 管Q₁分别改写为PMOS管P₂、P_h1和NMOS管N₁；管N₁的栅极接输入电压V_x，管P₂的栅 极接参考电压V_ref；因K值电路逻辑电平为正值，记vt_A＝V_ex1+V_DC＝V_ref1+V_tn1+∣V_tp2∣(V_ex1见专利[1]或[2])，当V_x>vt_A时，管N₁、P₂支路导通(∵管N₁和P₂的栅极电压差V_x－V_ref1>V_tn1+∣V_tp2∣)，电阻R₁产生电压使受控管P_h1导通，否则，不满足V_x>vt_A时，管P_h1截止；vt_A称为高通阈值电压，通过改变参考电压V_ref1来调整vt_A，接有第一种高通变阈电路的PMOS 管P_h1称为高通变阈型PMOS管示如图9右侧，接输入电压V_x的管N₁栅极称为高通变阈型 PMOS管P_h1有效输入(图9右侧有效输入用小方形表示，普通PMOS管栅极用小圆形表示)， 管P_h1有效输入旁记有vt_A，vt_A表示经过高通变阈电路后管P_h1的等效阈值电压；

②第二种PMOS管高通变阈电路：按同样方法，首先把专利[1]或[2]图8的第二种高通- 低通变阈电路重画到本发明专利图10左侧，删去图中只与低通相关的管Q_L0，将电阻R₀用 NMOS管N₃代替(R₀不用N₃代替也可以)，代替后N₃和P₃连接成CMOS反相器，得出图 10中部的第二种PMOS管高通变阈电路，其中PMOS管Q₄、Q_H1和NMOS管Q₃分别改写为 PMOS管P₂、P_h1和NMOS管N₁；管P₂的栅极接输入电压V_x，管N₁的栅极接参考电压V_ref0； 原来NMOS管和PMOS管都用字母Q表示，现在分别改用字母N和P表示，容易区分；为 适应K值电路逻辑电平相对地位为正的特点，记vt_B＝V_ex0+V_DC＝V_ref0－V_tn1－∣V_tp2∣(V_ex0见专利[1]或[2]，注意适应管N₁和P₂，阈值下标应改变)，当V_x>vt_B时，管N₁、P₂支路截止 (∵管N₁和P₂的栅极电压差V_ref0－V_x<V_tn1+∣V_tp2∣)，电阻R₁电压为0，经过反相器产生 电压使受控管P_h1导通；否则，不满足V_x>vt_B时，管P_h1截止；vt_B称为高通阈值电压，通过 改变参考电压V_ref0来调整vt_B，接有第二种高通变阈电路的PMOS管P_h1称为高通变阈型PMOS 管，示如图10右侧，接输入电压V_x的管P₂栅极称为高通变阈型PMOS管P_h1有效输入(图 10右侧有效输入用方形表示)，管P_h1有效输入旁记有vt_B，vt_B表示经过高通变阈电路后管P_h1的等效阈值电压；

注：V_ex1＝V_ref1－V_DC+V_tn1+∣V_tp2∣，V_ex0＝V_ref0－V_DC－V_tn1－∣V_tp2∣，其中V_tn1和 V_tp2分别为NMOS管N₁和PMOS管P₂的阈值电压，通过改变参考电压V_ref1和V_ref0分别调整 V_ex1和V_ex0(即分别调整vt_A和vt_B)。关于N₃和P₃连接成CMOS反相器：前述2专利 201110291038.5和201110280921.4已注明：‘图中电阻R₀也可用NMOS管Q₀代替(Q₀栅极 接Q₅栅极，Q₀漏极接Q₅漏极，Q₀源极接V_D，即管Q₀代替电阻R₀后，管Q₀和Q₅构成CMOS 反相器)’。阈值电压取为管导通和截止间的转折区的中点值，当V_x＝vt_A和V_x＝vt_B时，实际上 不能区分管导通和截止，故转折区可视为阈值模糊区，模糊区小，则输入噪声容限就大。

参考电压在0和V_DC间选取，图9中部所示第一种PMOS管高通变阈电路不能实现小于 V_tn1+∣V_tp2∣的阈值vt_A(vt_A＝V_ref1+V_tn1+∣V_tp2∣)；图10中部所示第二种PMOS管高通变 阈电路不能实现大于V_DC－V_tn3－∣V_tp4∣的阈值vt_B(vt_B＝V_ex0+V_DC＝V_ref0－V_tn1－∣V_tp2∣)； 对高阈值常采用vt_A，而vt_A不满足需求的低阈值时，改用vt_B。电阻R₁可用恒流源代替。

实施例7：主从跟随器型单边沿10值触发器电路在在时钟脉冲作用下的工作波形图。

在时钟脉冲cp的作用下(取cp₀＝cp)，对10值触发器电路图17进行Pspice计算机模拟， 得出cp₀、cp₁、C_d1、D、H、Z、G、Z和Q的先后上下分立的工作波形图，示如图12、13 和14；①由图12和13的最上边二图看出，cp₁、C_d1下降沿和cp₀上升沿同时来到，而cp₀下 降沿后电容C_d1电压从0开始较慢上升，经二级非门UC_d1和UC_d2，使UC_d2输出cp₁上升沿变 陡，cp₁相对cp₀下降沿延迟δt_cp，由该时钟下降沿延迟电路δtcp产生的cp₁满足所述最佳编 码cp₀cp₁＝10、00、01，即cp₀cp₁由10→00→01→10→00→01→…反复周期性循环；②cp₀上升沿开始进入第1拍cp₀cp₁＝10：外输入D的K值信号传送到主跟随器DF输入H，DF输 入H和输出Z的状态随输入D的K值信号发生变化；与此同时，从跟随器AF输入G被封锁， AF输入G和输出Q保持原状态不变；③cp₀下降沿开始进入第2拍cp₀cp₁＝00：主跟随器DF 输入H被封锁，DF输入H和输出Z保持原状态不变，该原状态是输入H和输出Z在第一拍刚 结束前的瞬时值；与此同时，DF输出Z的K值信号传送到从跟随器AF输入G，且AF输出Q 跟随Z的信号发生变化；④cp₁上升沿开始进入第3拍cp₀cp₁＝01：主跟随器DF输入H只接 收从跟随器AF输出Q的反馈信号，DF输出Z跟随输入H的信号发生变化；继之，DF输出Z 的信号又传送到AF输入G，AF输出Q跟随输入G的信号发生变化，用此闭合反馈环形成的 稳定状态存储信息；⑤对于输入D＝0、1、2、3、4、5、6、7、8、9共10个逻辑电平，图12 和13的输入D没有叠加噪声，而图14的输入D叠加了噪声(在规定的噪声容限内)，上述 ②，③和④描述3拍的过程都完全满足，也即完全满足主从跟随器型单边沿K值触发器的逻 辑功能；图15和16各自为图12中D、H、Q和Z、G的不分立的工作波形图，曲线部分重 迭在一起，依次观查图15和16中10个逻辑电平看出：D、H和Q的每个逻辑电平相等，Z 和G的每个逻辑电平相等，也即满足V_D(i)＝V_H(i)＝V_Q(i)和V_Z(i)＝V_G(i)，i＝0～9。传输延迟时 间包含输入输出电容等的影响，电路负载应包含在其中考虑；若图14除输入D叠加了噪声 外，还加重输出电容负载，这时从跟随器AF传输延迟时间将增大，原来选取的第2拍的期 间δt_cp相对现在需要的就比较窄，会出现10个逻辑电平不全部满足上述要求的情形，此时通 过适当加宽δt_cp，就可使10个逻辑电平全满足上述要求；实施例2中有关参数(如δt_cp等) 应以实测为准，考虑电容负载，可适当加大δt_cp。注：图中cp₀、cp₁、C_d1、D、H、Z、G、Z 和Q共9个电压波形在图横坐标下边各自写为V(cp0)，V(cp1)，V(Cd1)，V(D)，V(H)，V(Z)， V(G)，V(Q)，每个电压波形都带有V，用V表示括号内相关信号的电压，相关的信号为：cp0、 cp1、Cd1、D、H、Z、G、Z和Q，其中cp₀、cp₁、C_d1的下标在Pspice模拟图下边写为非 下标字体cp0、cp1、Cd1，为观看方便，cp₀、cp₁、C_d1的纵向按图下边所示的比例缩小。

实施例8：PMOS管高通变阈电路和神经元MOS管控制阈值技术。

阈值电压取为管导通和截止间的转折区的中点，实际上转折区内不能区分MOS管导通 和截止，故转折区可视为阈值模糊区；显然，⑴PMOS管高通变阈电路的等效阈值模糊区不 随K值增大而变化，它对K值信号输入分辨能力比神经元MOS管高(前述管P_hk的等效阈 值电压标准值vt_k＝V_H(k)-sV_H(k)/2，因为分辨能力高，即P_hk的等效阈值模糊区宽度较小，实 用中允许vt_k相对标准值有一定的偏离，表明本发明容易实现)；⑵PMOS管高通变阈电路尽 管用了2(或4)个MOS管和1个电阻R₁，但几个MOS管占硅片面积比神经元MOS管电 容小很多，R₁(可用恒流源代替)是形成受控PMOS管导通的驱动信号，R₁精度要求极低； 而神经元MOS管利用电容偶合改变阈值电压，对电容精度要求很高，增加实现的难度；⑶ PMOS管高通变阈电路输入电容比神经元MOS管输入电容小很多，高频性能较好。在实现K 值电路中，神经元MOS管控制阈值技术有很大的缺点，神经元MOS管已有如下公式：

$V_{\mathrm{fg}}=(Q_0+C_1{V}_1+\underset{j=2}{\overset{n}{\Sigma }}{C}_j{V}_j)/C_{\mathrm{TOT}},C_{\mathrm{TOT}}=C_0+\underset{i=1}{\overset{n}{\Sigma }}{C}_i{V}_j---\left(14\right)$

其中V_fg为浮栅电压，取V₁为信号输入栅电压，取V_j为控制栅电压，根据需改变的阈值选 定V_j的直流电压(j＝2，3，4…,n)，式(14)只有V_fg和V₁二个变量，微分得出， dV_fg＝(C₁/C_TOT)dV₁；浮栅阈值模糊区宽度ΔV_fg和输入栅的阈值模糊区宽度ΔV₁显然满足，

ΔV_fg＝(C₁/C_TOT)ΔV₁，ΔV₁＝(C_TOT/C₁)ΔV_fg(15)

随K值增加，需要改变输入栅阈值的个数增多，要求的比值C_TOT/C₁增大，而式(15) 中ΔV₁是ΔV_fg的C_TOT/C₁倍，宽度ΔV_fg是确定的，于是ΔV₁增大，由此表明：随K值增加，① 输入栅的阈值模糊区宽度ΔV₁增大，使输入栅K值信号分辨能力降低，不利于大K值时使用； ②比值C_TOT/C₁增大，C₁不能减小，则所有控制栅电容占硅片面积增大；例如10值电路， K＝10，C₀＝C_fg＝30fF，C₁＝0.8pF，计算得出输入控制栅总电容为9.37pF (C_TOT＝11.33C₁)；浮栅NMOS管控制栅和浮栅间SiO₂厚度为35nm，对应的单位电容为 1fF/μm²，9.37pF电容占用硅片面积9370μm²，一个NMOS管约占30μm²，一个神经元MOS 管的9.37pF的电容占用约312个NMOS管的面积，即控制栅电容占硅片面积很大。随半导 体集成电路技术的发展，MOS管尺寸越来越小，神经元MOS管控制栅电容面积对NMOS管 的面积比必然越来越大。③神经元MOS管栅极回路加入过多的电容对高频性能是有害的， 特征尺寸减小和金属连线高宽比增加导致互连电容增大，引起多栅极间串扰问题，而且寄生 电容加大，产生额外的互连延时和功耗，表明加入过多的电容对高频性能是有害的。④神经 元MOS管浮栅电容漏电不能略去。普通的非易失性存储器在漏电流为2.85x10^-22A的情况下， 阈值电压降低3V总共需要10年。随K值增加，要求阈值电压降低幅度很小，显然不允许降 低3V，表明‘神经元MOS管基于浮栅电容漏电为0’是理想的和不现实的。⑤神经元CMOS 反相器对二值信号静态功耗为0，随K值增加，K值信号中存在NMOS管和PMOS管同时导 通的状态(仅当K值信号的最大值和最小值时不同时导通，静态功耗为0)，结果静态功耗更 大；⑥神经元CMOS跟随器输出常为电容负载，输出电压升降轨迹不同，有很大的回差电压 (参看实施例3中有关描述)，不利于K值电路中使用。

注：V_H(k)下噪声容限V_Hnl(k)＝sV_H(k)/5，V_H(k-1)上噪声容限V_Hnh(k-1)＝sV_H(k)/5，等效阈 值vt_k模糊区宽度△vt_k与噪声容限不交叠应满足sV_H(k)≥△vt_k+V_Hnl(k)+V_Hnh(k-1)＝△vt_k+ 2sV_H(k)/5，即0.3sV_H(k)≥△vt_k；如△vt_k小，则V_Hnl(k)和V_Hnh(k-1)可大于sV_H(k)/5，允许vt_k相对标准值有一定的偏离。神经元MOS管阈值模糊区宽度为ΔV₁，也应满足sV_H(k)≥ΔV₁+ V_Hnl(k)+V_Hnh(k-1)，由于K值大时ΔV₁按式(15)增大C_TOT/C₁倍，可使ΔV₁接近sV_H(k)，甚 至超过sV_H(k)，此时神经元MOS管不能使用。